基于cpld數(shù)字頻率計(jì)設(shè)計(jì)開題報(bào)告(編輯修改稿)
2024-12-23 22:05 本頁面
【文章內(nèi)容簡介】 閘門電路 計(jì)數(shù)譯碼器 門控電路 時基信號發(fā)生器 預(yù)置門控電路 D Q 標(biāo)準(zhǔn)頻率信號 被測信號 清零信號 CLKEN CLK CNT1 OUT1 CLR CLKEN CLK CNT2 OUT2 CLR 當(dāng)方波預(yù)置門控信號由低變?yōu)楦唠娖綍r， 經(jīng)整形后的被測信號上升沿啟動 D觸發(fā)器，由 D 觸發(fā)器的 R 端同時啟動可控計(jì)數(shù)器 CNT1 和 CNT2 同時計(jì)數(shù)，當(dāng)預(yù)置門為低電平時，隨后而至的被測信號使可控計(jì)數(shù)器同時關(guān)閉。設(shè) FX 為整形后的被測信號， FS 為基準(zhǔn)頻率信號，若在一次預(yù)置門高電平脈寬時間內(nèi)被測信號計(jì)數(shù)值為 Nx,基準(zhǔn)頻率計(jì)數(shù)值為 Ns，則有 :FX= (FS /Ns) Nx 等精度數(shù)字頻率計(jì)涉及到的計(jì)算包括加、減、乘、除，耗用的資源比較大，用一般中小規(guī)模 CPLD 芯片難以實(shí)現(xiàn)。因此，我們選擇 CPLD 和 VHDL 語言相結(jié)合來實(shí)現(xiàn)。 電路系統(tǒng)原理框圖如圖 所示 ，其中 CPLD 完成整個測量電路的測試 、 控制、數(shù)據(jù)處理和顯示輸出 CPLD 完成各種測試功能 。鍵盤控制命令通過一片74LS165 并入串 出移位寄存器讀入 CPLD，實(shí)現(xiàn)測頻、測脈寬及測占空比等功能，從 CPLD 讀回計(jì)數(shù)數(shù)據(jù)并進(jìn)行運(yùn)算，向顯示電路輸出測量結(jié)果 。顯示 器 電路采用七段 LED 動態(tài)顯示，由 8 個芯片 74LS164 分 別 驅(qū) 動 數(shù) 碼 管 。 圖 系統(tǒng)頂層框圖 系統(tǒng)的基本工作方式如下 : 1） PO 口是單片機(jī)與 FPGA 的數(shù)據(jù) 傳送通信口， P1 口用于鍵盤掃描，實(shí)現(xiàn)各測試功能的轉(zhuǎn)換 。P2 口為雙向控制口。 P3 口為 LED 的串行顯示控制口。系統(tǒng)設(shè)置 5 個功能鍵 :占空比、脈寬、周期、頻率和復(fù)位。 2）顯示電路由 8 個數(shù)碼管組成 :7 個 LED 數(shù)碼管組成測量數(shù)據(jù)顯示器，另一個獨(dú)立的數(shù)碼管用于狀態(tài)顯示。 3）測頻標(biāo)準(zhǔn)頻率 50MHz 信號由晶體振蕩源電路提供。 4）待測信號經(jīng)放大整形后輸入 FPGA 的 TCLK. 測頻 /測周期的實(shí)現(xiàn)： 1)令 TF=O,選擇等精度測頻，然后在 CONTRL 的 CLR 端加一正脈沖信號以完成測試電路狀態(tài)的初始化 . 2)由預(yù)置門控信號將 CONTRL 的 START 端置高電平，預(yù)置門開始定時，此時由被測信號的上沿打開計(jì)數(shù)器 CNT1 進(jìn)行計(jì)數(shù)，同時使標(biāo)準(zhǔn)頻率信號進(jìn)入計(jì)數(shù)器 CNT2. 電源部分 顯示電路 鍵盤輸入 時鐘電路 C P L D 50MHZ 標(biāo)準(zhǔn)頻率 被測信號整形電路 自校輸入 3）預(yù)置門定時結(jié)束信號把 CONTRL 的 START 端置為低電平 (由單片機(jī)來完成 )，在被測信號的下一個脈沖的上沿到來時， CNT1 停止計(jì)數(shù)，同時關(guān)斷 CNT2對 fs 的計(jì)數(shù)。 4)計(jì)數(shù)結(jié)
高考資料相關(guān)推薦
鄂ICP備17016276號-1