【文章內容簡介】 供電源，節(jié)約成本，但輸出功率不高。復位電路部分，考慮到程序的簡潔，避免冗長，采用按鍵復位，在芯片的復位端口外接復位電路，通過按鍵對單片機輸入一個高電平脈沖，達到復位目的。輸入信號部分，直接在 I/O 口接上按鍵開關，精簡和優(yōu)化電路，該系統(tǒng)對于交通燈及數(shù)碼管的控制只用單片機本身的 I/O口就可以實 現(xiàn)，顯示電路采用共陽數(shù)碼管。整個系統(tǒng)組成框圖如圖 ： 圖 方案二系統(tǒng)組成框圖 A 車道信號 燈 B 車道信號燈 倒計時顯示器 邏輯控制電路 主控制器 計時控制電路 預置數(shù)產生電路 時鐘產生電路 AT89C52 單片機 數(shù)碼管倒計時顯示 晶振電路 復位電路 各車道信號燈 畢業(yè)設計 第 9 頁 共 38 頁 方案三：采用可編程邏輯器件來實現(xiàn) 該設計方案以 CPLD器件為核心，用 VHDL編程實現(xiàn)各計時單元以及控制電路的功能，在 Max+Plus Ⅱ軟件上仿真調試，顯示電路采用 7段得共陰數(shù)碼管。系統(tǒng)組成框圖如圖 ： 圖 系統(tǒng)組成框圖 （ 2）方案論證 方案一采用的是集成硬件電路的搭建，各個模塊之間的接口很難保證，而且用到大量芯片來搭建各個模塊，整個電路系統(tǒng)體積相對較大，增 加了系統(tǒng)的調試難度，不滿足現(xiàn)代社會發(fā)展的需求。 方案二采用的以單片機為核心，電路整體簡單，擴展性良好，很大程度上降低了調試難度，但是不滿足本次課題基于 VHDL語言的要求，所以不采用。 方案三以 CPLD 器件為核心，以 VHDL 語言為基礎，編程具有很大的靈活性，而且這種語言也易于掌握和理解，調試和修改都比較容易，滿足課題的要求，所以最終選擇方案三。 具體設計以及模塊劃分 設計方案： 該設計分為 6 個基本模塊：標準信號電路、信號燈控制電路、信號燈、各定時單元電路、顯示控制電路、譯碼顯示電路，組成框圖如上圖 。 標準信號為整個電路提供 1Hz 信號，信號燈控制電路控制 8 路燈的亮滅，定時電路分為 45s、10s、 5s、 60s定時單元，分別控制 8路燈的亮滅時間，顯示控制電路控制每一路燈的倒計時顯示時間，譯碼后通過數(shù)碼管顯示。 工作原理 交通燈的亮滅規(guī)律為：甲車道的綠燈亮，乙車道的紅燈亮，甲車道通車，經 45s 后，甲車道綠燈滅，甲車道左拐燈亮，經 10s后，甲車道黃燈開始閃爍，同時乙車道黃燈開始閃爍，閃爍 5s后，甲車道紅燈亮，而同時乙車道的綠燈亮，乙車道開始通車，經 45s 后，乙車道綠燈滅，乙車道的左拐燈亮，經 10s后，甲乙車道黃燈同時開始閃爍。閃爍 5s后，再切換到甲車道，重復上述過程。在試驗箱開始表示甲路的綠色發(fā)光二極管亮 45s，然后依次是表示左拐的 藍 色二極管亮 10s 和黃色二極管亮 5s，此過程乙路的紅色二極管亮 60s；此后乙路的綠色發(fā)光二極管， 藍 色發(fā)光二極管和黃色發(fā)光二極管依次亮 45s、 10s、 5s，此過程甲路紅色發(fā)光二極管亮 60s。重復以上過程。在試驗過程標準信號 各定時電路 顯示控制電路 譯碼顯示電路 信號燈控制電路 信號燈 畢業(yè)設計 第 10 頁 共 38 頁 中的四個數(shù)碼管，分兩個為一組，前一組表示甲路的倒計時時間，后一組表示乙路的倒計時時間。 交通燈工作示意圖 十字路口的東西方向和南北方向分別安裝紅、綠、黃、藍交通信號燈，設置示意圖如圖 示。 南北方向和東西方向各設四路信號燈，分別代表紅燈、黃燈、綠燈、左拐燈。交通規(guī)則明確顯示必須按照交通指示燈來執(zhí)行，尤其是左拐，只有在左拐燈亮的時候才可以左拐。圖 的交通示意圖，但是結合上述原理很容易理解。 圖 交通燈工作示意圖 甲路 乙路 畢業(yè)設計 第 11 頁 共 38 頁 4 系統(tǒng)設計 交通燈控制器的頂層電路圖是采用硬件描述語言設計的一個復雜電路系統(tǒng)，而且采用自頂向下的設計思想，將系統(tǒng)按功能逐層分割的層次化設計方法。在頂層設計中，要對內部各功能模塊的連接關系和對外的接口關系進行描述，而功能模塊實際的邏輯功能和具體的實現(xiàn)形式則由下一層模塊來描述。 系統(tǒng)的頂層電路如圖 ， CLK為整個電路提供 1Hz的標準信號，用四個定時單元 60s 、 45s、10s、 5s 分別控制四盞交通指示燈的倒計時顯示時間，交通燈控制部分 JTDKZ 控制交通燈的每一種狀態(tài)，顯示控制部分 XSKZ部分主要控制交 通燈的亮滅時間，圖中譯碼器是 47 譯碼器，譯碼后數(shù)據輸出到共陰數(shù)碼管。 圖 頂層電路圖 交通燈主制模塊 主要控制部分分別列出四種顏色燈的亮滅狀態(tài)，分為六種狀態(tài) A、 B、 C、 D、 E、 F，每種狀態(tài)的持續(xù)時間也即是對應控制每一路的四種燈亮的時間。如圖 交通燈控制模塊生成的器件， CLK 是輸入標準時鐘信號， AR、 AY、 AG、 AL為輸出信號控制甲車道的四盞指示燈， BR、 BY、 BG、 BL為輸出信號控制乙車道的四盞指示燈，部分程序如下： entity jtdkz is port(clk:in std_logic。 ar,ay,ag,al,br,by,bg,bl:out std_logic)。 定義各路信號燈 畢業(yè)設計 第 12 頁 共 38 頁 end entity jtdkz。 architecture art of jtdkz is type state_type is(A,B,C,D,E,F)。 信號燈的亮滅狀態(tài)分為六種 signal state:state_type。 begin t:process(clk)is variable s:integer range 0 to 60。 整形變量 s范圍 0到 60 when A=ar=39。039。ay=39。039。ag=39。139。al=39。039。 A狀態(tài)各路燈的亮滅 br=39。139。by=39。039。bg=39。039。bl=39。039。 if s=45 then a路綠燈亮狀態(tài)持續(xù) 45s state=B。clr:=39。039。en:=39。039。 else state=A。clr:=39。139。en:=39。139。 定時單元以及顯示控制、譯碼電路 （ 1） 45s 定時單元控制兩路綠燈的顯示時間，從 DOUT45端口輸出到顯示控制模塊的 AIN45 端口， 45s 定時單元模塊生成器件如圖 所示， EN45A、 EN45B分別甲路和乙路綠燈的使能信號控制應該哪一路的綠燈亮。 45s定時單元主要的 VHDL程序段如下： 畢業(yè)設計 第 13 頁 共 38 頁 entity t45s is port (clk,en45a,en45b:in std_logic。 輸入的標準時鐘和使能信號 dout45:out std_logic_vector(7 downto 0))。輸出 8位二進制數(shù) end entity t45s。 architecture art of t45s is signal t6b:std_logic_vector(5 downto 0)。 begin process(clk, en45a,en45b) is begin if(clk39。event and clk=39。139。) then if en45a=39。139。or en45b=39。139。 then t6b=t6b+1。控制輸出數(shù)據 else t6b=000000。 （ 2） 60s 定時單元控制兩路紅燈的顯示時間，從 DOUT60端口輸出到顯示控制模塊的 AIN60 端口， 60s 定時單元模塊生成器件如圖 所示， EN60A、 EN60B分別甲路和乙路紅燈的使能信號控制應該那一路紅燈亮。 60s定時單元的主要程序段如下： entity t60s is port (clk,en60a,en60b:in std_logic。 輸入的標準時鐘和使能信號 dout60:out std_logic_vector(7 downto 0))。輸出 8位二進制數(shù) end entity t60s。 architecture art of t60s is signal t6b:std_logic_vector(5 downto 0)。 begin process(clk, en60a,en60b) is begin if(clk39。event and clk=39。139。) then if en60a=39。139。or en60b=39。139。 then t6b=t6b+1。 使能信號控制 else t6b=000000。 （ 3） 10s定時單元控制兩路左拐燈的顯示時間，從 DOUT10端口輸出到顯示控制模塊的 AIN10 端口， 10s 定時單元模塊生成器件如圖 所示， EN10A、 EN10B分別甲路和乙路紅燈的使能信號控制應該那一路紅燈亮。 10s定時單元的主要程序段如下： 畢業(yè)設計 第 14 頁 共 38 頁 entity t10s is port (clk,en10a,en10b:in std_logic。 輸入的標準時鐘和使能信號 dout10:out std_logic_vector(7 downto 0))。 輸出 8位二進制數(shù) end entity t10s。 architecture art of t10s is signal t4b:std_logic_vector(3 downto 0)。 begin process(clk, en10a,en10b) is begin if(clk39。event and clk=39。139。) then if en10a=39。139。or en10b=39。139。 then t4b=t4b+1。使能信號的控制 else t4b=0000。 （ 4） 5s定時單元控制兩路黃燈的顯示時間，從 DOUT5端口輸出到顯示控制模塊的 AIN5 端口，5s定時單元模塊生成器件如圖 ， EN5A、 EN5B分別甲路和乙路紅燈的使能信號控制應該那一路紅燈亮。 5s定時單元的主要程序段如下： entity t5s is port (clk,en5a,en5b:in std_logic。 輸入的 標準時鐘和使能信號 dout5:out std_logic_vector(7 downto 0))。 輸出的 8位二進制數(shù) end entity t5s。 architecture art of t5s is signal t3b:std_logic_vector(2 downto 0)。 begin process(clk, en5a,en5b) is begin if(clk39。event and clk=39。139。) then if en5a=39。139。or en5b=39。139。 then t3b=t3b+1。使能信號的控制 else t3b=000。 （ 5）譯碼顯示 顯示譯碼電路生成器件如圖 ，將用于顯示 BCD 碼數(shù)據進行譯碼，將顯示控制輸出的四位二進制數(shù)送入譯碼器后顯示到共陰數(shù)碼管上。程序如下： 畢業(yè)設計 第 15 頁 共 38 頁 entity ymq is port(ain4:in std_logic_vector(3 downto 0)。 輸入四位 BCD碼 dout7:out std_logic_vector(6 downto 0))。 輸出 7位二進制數(shù) end entity ymq。 when 0000=dout7=0111111。數(shù)碼管顯示 0 when 0001=dout7=0000110。數(shù)碼管顯示 1 when 0010=dout7=1011011。數(shù)碼管顯示 2 when 0011=dout7=1001111。數(shù)碼管顯示 3 when 0100=dout7=1100110。數(shù)碼管顯示 4 when 0101=dout7=1101101。數(shù)碼管顯示 5 when 0110=dout7=1111101。數(shù)碼管顯示 6 when 0111=dout7=0000111。數(shù)碼管顯示 7 when 1000=dout7=