【文章內(nèi)容簡介】 四種工作狀態(tài)，其中最大定時(shí)為19秒，最小為3秒。其具體的工作狀態(tài)如方案論證中的圖2所示。編譯完成后生成的元件圖如圖9所示。圖9 中央控制電路元件圖2．5 頂層文件 在Quartus II中新建一個(gè)工程，為交通燈控制器電路建立一個(gè)原理圖編輯BDF文件。在原理圖編輯窗口中，調(diào)出已經(jīng)設(shè)計(jì)好的分頻器元件，中央控制器元件，十進(jìn)制減法計(jì)數(shù)器元件（2片）和譯碼器元件（2片），并用鼠標(biāo)完成各元件之間的電路連接，形成交通燈控制器電路的頂層文件，如圖10所示。 圖10 交通燈控制系統(tǒng)頂層文件 編譯完成交通燈控制器的頂層設(shè)計(jì)文件后就可下載至EDA6000實(shí)驗(yàn)平臺進(jìn)行硬件電路驗(yàn)證。3 程序調(diào)試驗(yàn)證在編譯完成后，要用到EDA6000實(shí)驗(yàn)箱對程序進(jìn)行模擬硬件電路驗(yàn)證。首先將EDA6000實(shí)驗(yàn)箱與計(jì)算機(jī)相連，然后打開與EDA6000實(shí)驗(yàn)箱配套的偉福6000軟件，點(diǎn)擊連接EDA實(shí)驗(yàn)開發(fā)系統(tǒng)后，看到實(shí)驗(yàn)箱上的數(shù)碼管全亮后，EDA6000實(shí)驗(yàn)箱便與計(jì)算機(jī)連接上了。 在下面的介紹中，都綜合運(yùn)用到了Quartus II軟件和偉福EDA6000實(shí)驗(yàn)開發(fā)系統(tǒng)。3．1 引腳鎖定 下載驗(yàn)證的第一步就是在Quartus II軟件中選擇好相應(yīng)的PLD器件，并將其引腳鎖定。本次用到的是實(shí)驗(yàn)箱上自帶的芯片EPM7128S。在偉福6000中選擇好數(shù)碼管用于倒計(jì)時(shí)顯示和LED燈用于交通燈顯示，并為其設(shè)定好I/O口。本次設(shè)計(jì)中，我將I/O口00224。I/O口06連接到用于顯示個(gè)位倒計(jì)時(shí)的數(shù)碼管，I/O口08224。I/O口14連接到顯示十位倒計(jì)時(shí)的數(shù)碼管。由于西面和東面、南面和北面的交通燈顯示是一樣的，所以選擇東面和北面的交通，共6盞用于與I/O口15224。I/O口20相連。連接完成后如圖11所示。圖 11在偉福6000的I/O引腳定義菜單下查看各I/O口對應(yīng)的引腳，最后在Quartus II的Assignment下拉菜單下選擇Pins，彈出引腳鎖定菜單，在Location中輸入各部分所對應(yīng)的引腳。 兩個(gè)數(shù)碼管的引腳out[0] 224。out[13]分別定義為：450、455555560、66665。6個(gè)交通燈d[0] 224。d[5]分別定義為66670、776。clk與83腳外部晶振連接。完成引腳鎖定后再次進(jìn)行設(shè)計(jì)電路的編譯。3．2 程序下載 將引腳鎖定后，點(diǎn)擊Quartus II中的Programmer對程序進(jìn)行下載。 在Mode下拉菜單中選擇JTAG模式（該模式是EPM7128S系列的下載模式），并在Programmer/Configure下打鉤，點(diǎn)擊Start,在Progress的藍(lán)條進(jìn)行到100％時(shí)，下載完成。3．3 程序調(diào)試 下載完成后，點(diǎn)擊偉福6000上的 啟動/暫停 按鈕，程序啟動。啟動后觀察實(shí)驗(yàn)箱上的各部分運(yùn)行正常，交通燈控制電路的四種顯示狀態(tài)都能完好的呈現(xiàn)。交通燈控制器的硬件驗(yàn)證如圖12所示。 圖12 交通燈控制器的硬件驗(yàn)證圖 根據(jù)觀察，任務(wù)書中所要求實(shí)現(xiàn)的各項(xiàng)功能在EDA6000實(shí)驗(yàn)平臺上都得以實(shí)現(xiàn)?？梢哉f以上程序是無誤的，根據(jù)該程序完全可以設(shè)計(jì)出與之相配的外部硬件電路。4 硬件電路實(shí)現(xiàn)在EDA6000實(shí)驗(yàn)開發(fā)系統(tǒng)上完成硬件電路驗(yàn)證后，便可著手于基于PCB板的硬件電路設(shè)計(jì)。在著手設(shè)計(jì)之前，先要對所設(shè)計(jì)電路做一個(gè)大概的規(guī)劃。首先要對市面上大量的PLD芯片進(jìn)行選擇，找到合適的芯片，其次是查閱芯片資料，對該芯片有個(gè)全面的了解，掌握其工作環(huán)境和各引腳的作用，完成一個(gè)最小系統(tǒng)的設(shè)計(jì)。然后根據(jù)設(shè)計(jì)所要求的外部顯示功能，完成一個(gè)外圍電路的設(shè)計(jì)。最后將這兩部分連接起來。4．1 PLD芯片的選擇目前的PLD芯片主要由ALTERA，Lattice，Xilinx等公司生產(chǎn)。針對市面上PLD芯片眾多，本著熟悉、簡單、易用等原則，我選擇了ALTERA公司生產(chǎn)的EPM7128SLC8415這塊芯片。EPM7128SLC8415是ALTERA公司生產(chǎn)的MAX7000S系列中的一塊。選擇這塊芯片的原因有三點(diǎn)，首先，該芯片是市面上最常見的PLD芯片，在大學(xué)期間有過很多的接觸，有在EDA6000實(shí)驗(yàn)箱上使用的經(jīng)驗(yàn)，對其各方面功能有一定的了解。再次，該芯片的為ALTERA公司的產(chǎn)品，為同是該公司生產(chǎn)的Quartus II綜合性PLD開發(fā)軟件支持，不必因?yàn)檫x用其他公司的產(chǎn)品而另外學(xué)習(xí)使用一套軟件和編程語言。最后，由于該芯片使用廣泛，在圖書館和網(wǎng)絡(luò)上都有很多關(guān)于它的資料，方便參考和學(xué)習(xí)。－15型號標(biāo)識對EPM7128SLC8415的型號標(biāo)識做以下簡要介紹。（1）EP。EP代表的是ALTERA公司的產(chǎn)品，該公司的產(chǎn)品一般都以EP開頭，代表可重復(fù)編程。（2）M。M代表的是ALTERA公司的MAX系列CPLD產(chǎn)品。（3）7為產(chǎn)品系列號，即屬于MAX7000S。（4）128。表示改芯片的邏輯宏單元數(shù)為128。（5）LC表示采用PLCC封裝（Plastic Leaded Chip Carrier，塑料方形扁平封裝）。（6）8415，表示該芯片有84個(gè)引腳，引腳間延時(shí)為15ns。 EPM7128SLC84的性能指標(biāo)及特點(diǎn)EPM7128SLC84是Altera公司開發(fā)的CPLD器件，屬于MAX 7000S系列。在高集成度PLD器件中，MAX 7000S系列是速度最快的類型之一，它內(nèi)部為第二代MAX(Multiple Array Matrix)結(jié)構(gòu)。除了集成度高的優(yōu)點(diǎn)外，器件內(nèi)部單元(cell)之間的連接采用連續(xù)的金屬線，這種互連結(jié)構(gòu)為單元之間提供了固定的、短時(shí)延的信號通道，從而消除了內(nèi)部延時(shí)的難以預(yù)測性，并有效地提高了芯片資源的利用效率。EPM7128SLC84是基于EEPROM的可編程CMOS器件，其主要性能指標(biāo)為：（1）外部引腳數(shù)目為84，內(nèi)部等效門數(shù)為2500左右；（2）內(nèi)部有128個(gè)邏輯宏單元(Macrocell)，每16個(gè)宏單元組成一個(gè)邏輯陣列塊(LAB)，每個(gè)邏輯陣列塊對應(yīng)8個(gè)I/O引腳；（3）除通用I/O引腳外，EPM7128SLC84有兩個(gè)全局時(shí)鐘、一個(gè)全局使能和一個(gè)全局清零輸入；（4），內(nèi)部互連延時(shí)為1ns。EPM7128SLC84的主要特點(diǎn)為：（1）支持通過JTAG口進(jìn)行5V電壓的在片編程；（2）宏單元的工作速率和功耗可編程選擇，用戶可決定每一個(gè)宏單元的工作模式——選擇一般模式或是節(jié)能模式(功耗降低50%或更多，但延時(shí)加大)（3）宏單元的觸發(fā)器有獨(dú)立的清零、預(yù)置、時(shí)鐘和時(shí)鐘使能控制，可通過編程進(jìn)行設(shè)置；（4）器件的引腳輸出可設(shè)置，有以下三種選項(xiàng)：①多電平I/O接口，；②輸出回轉(zhuǎn)速率(SlewRate)控制，用戶可決定每一I/O引腳的輸出回轉(zhuǎn)速率，大回轉(zhuǎn)速率縮小了信號通道的延時(shí)，但有可能加大瞬態(tài)躁聲；③集電極開路選擇。（5）具有一個(gè)完善、友好的軟件環(huán)境支持器件開發(fā)，Altera公司的EDA軟件Quartus II 集成了設(shè)計(jì)文件編輯、編譯、仿真、時(shí)序分析和器件編程等各項(xiàng)功能，并能直接控制器件內(nèi)部宏單元或輸出引腳的設(shè)置；（6）Altera的硬件描述語言與CPLD硬件結(jié)合緊密，并且提供優(yōu)化的Megafunction函數(shù)庫，支持靈活地描述各類常用復(fù)雜電路，如計(jì)數(shù)器、鎖相環(huán)等。 EPM7128SLC84的內(nèi)部結(jié)構(gòu)EPM7128SLC84是Altera公司開發(fā)的CPLD器件，屬于MAX 7000S系列。其內(nèi)部由五類模塊組成，分別為宏單元、擴(kuò)展乘積項(xiàng)、邏輯陣列塊、可編程互連陣列(PIA)和I/O控制塊。 宏單元是EPM7128SLC84的基本元素，每個(gè)宏單元由組合電路和一個(gè)可編程觸發(fā)器組成。組合電路最多可有20個(gè)乘積項(xiàng)，宏單元本身提供5個(gè)，其他15個(gè)來自于本邏輯塊內(nèi)其他宏單元提供的并行擴(kuò)展乘積項(xiàng)，同時(shí)宏單元還輸出一個(gè)共享擴(kuò)展乘積項(xiàng)，邏輯塊內(nèi)的并行擴(kuò)展乘積項(xiàng)和共享擴(kuò)展乘積項(xiàng)組成擴(kuò)展乘積項(xiàng)。觸發(fā)器能通過編程設(shè)置為D、T、JK和RS四種類型，數(shù)據(jù)端既可來自于組合電路的輸出，也可為I/O引腳的直接輸入，觸發(fā)器的時(shí)鐘、清零、預(yù)置和使能等均可編程控制，其中時(shí)鐘、清零端的信號均有全局信號和組合電路輸出兩種來源?！　∶總€(gè)邏輯陣列塊LAB由16個(gè)宏單元組成，LAB的輸入信號包括：從器件內(nèi)部的公共總線——可編程互連陣列PIA反饋來的36路信號；兩路全局時(shí)鐘和一路全局清零信號；直接從I/O引腳輸入的8路信號。LAB之間通過PIA相連，PIA內(nèi)的信號通道其延時(shí)是固定的，不存在積累效應(yīng)?！　『陠卧妮敵鼋?jīng)I/O控制塊送至I/O引腳，I/O控制塊控制每一個(gè)I/O引腳的工作模式，決定其為輸入、輸出或是雙向引腳，并決定其三態(tài)輸出的使能端控制。圖13為MAX7000S系列的內(nèi)部結(jié)構(gòu)圖。圖13 MAX7000S內(nèi)部結(jié)構(gòu)圖4．2 EPM7128SLC84最小系統(tǒng)在熟悉EPM7128SLC84的各項(xiàng)性能和特點(diǎn)后，在制作最小系統(tǒng)前，先將各引腳功能做一個(gè)簡單的介紹。芯片引腳分布圖如14所示。（1）VCCNT、VCCI/O、GND。VCCNT與＋5V電源相連接，GND與地極相連接。I/O口電源