【文章內容簡介】 存儲 FPGA配置數據 剩余空間可用于存儲用戶非易失性數據。 1KB的片內存儲器 EPCS控制器內核 ? 軟件編程 Altera提供的 HAL Flash設備驅動程序已經完全屏蔽了 Flash的硬件訪問細節(jié)，訪問 EPCS Flash的軟件編程和訪問 CFI Flash的軟件編程完全一樣。 EPCS控制器提供了硬件的底層接口和 HAL驅動程序。 EPCS控制器內核 ? 軟件編程 定義集成到 HAL系統庫所需的驅動程序的頭文件和源文件。 通過直接控制 EPCS設備來進行讀寫操作的頭文件和源文件 。 第 4章 目錄 ? 并行輸入 /輸出 (PIO)內核 ? SDRAM控制器內核 ? CFI(通用 Flash)控制器內核 ? EPCS控制器內核 ? 定時器內核 ? UART內核 ? JTAG_UART內核 ? SPI內核 ? DMA內核 ? 帶 Avalon接口的互斥內核 ? 帶 Avalon接口的郵箱內核 ? System ID內核 定時器內核 ? 定時器內核綜述 定時器是掛載在 Avanlon總線上的 32位定時器，特性如下： ? 兩種計數模式：單次減 1和連續(xù)減 1計數模式 ? 定時器到達 0時產生中斷請求 (IRQ)； ? 可選擇設定為看門狗定時器，計算到達 0時復位系統； ? 可選擇輸出周期性脈沖，在定時器計算到達 0時輸出脈沖； ? 可由軟件啟動、停止或復位定時器； ? 可由軟件使能或屏蔽定時器中斷。 定時器內核 ? 定時器內核綜述 定時器內核結構框圖 Status Control Periodh Periodl Snaph Snapl 控制 邏輯 計數器 寄存器文件 Timeout pulse IRQ Reset 數據總線 地址總線 （ 看門狗 ） Avanlon 總線從機 接口到內 核邏輯 定時器內核 ? 定時器內核綜述 定時器可進行的基本操作如下所述： ? Avalon主控制器通過對控制寄存器執(zhí)行不同的寫操作來控制： ? 啟動和停止定時器 ? 使能 /禁能 IRQ ? 指定單次減 1計數或連續(xù)減 1計數模式 ? 處理器讀狀態(tài)寄存器獲取當前定時器的運行信息。 ? 處理器可通過寫數據到 periodl和 periodh寄存器來設定定時器周期。 定時器內核 ? 定時器內核綜述 定時器可進行的基本操作如下所述： ? 內部計數器計數減到 0，立即從周期寄存器開始重新裝載。 ? 處理器可以通過寫 snapl或 snaph獲取計數器的當前值。 ? 當計數器計數到達 0時： ? 如果 IRQ被使能，則產生一個 IRQ ? （可選的）脈沖發(fā)生器輸出有效持續(xù)一個時鐘周期 ? （可選的）看門狗輸出復位系統 定時器內核 ? 定時器寄存器描述 偏移量 名稱 R/W 位描述 15 … 4 3 2 1 0 0 status RW * RUN TO 1 control RW * STOP START CONT ITO 2 periodl RW 超時周期－ 1（位 15..0） 3 periodh RW 超時周期－ 1（位 31..16） 4 snapl RW 計數器快照（位 15..0） 5 snaph RW 計數器快照（位 31..16） 定時器寄存器圖 RUN TO STOP START CONT ITO periodl Periodh snapl snaph 注： *表示該位保留 ， 讀取值未定義 。 定時器內核 ? － 定 時 器 內 核 配 置 選 項 定時器配置選項頁 Initial perod： 用于預設硬件生成后的定時器周期，即 periodl和 periodh寄存器的值。 定時器內核 ? － 定 時 器 內 核 配 置 選 項 Preset Configurations： 可選擇的預定義的硬件配置。 定時器配置選項頁 定時器內核 ? － 定 時 器 內 核 配 置 選 項 Writeable perod： ? 使能：主控制器可通過寫 period而改變向下計數周期。 ? 禁能：向下計數周期由 Timeout Period確定，且 period寄存器不在硬件中存在。 Readable snapshot： ? 使能：主控制器可讀當前向下計數器的值。 ? 禁能：計數器的狀態(tài)僅通過狀態(tài)寄存器或 IRQ信號來檢測。 Snap寄存器不在硬件中存在。 Start/Stop control bits： ? 使能：主控制可通過寫 START和STOP位來啟動和停止定時器。 ? 禁能：定時器連續(xù)運行。 定時器配置選項頁 定時器內核 ? － 定 時 器 內 核 配 置 選 項 Timeout pulse： ? 使能：定時器到 0時，timeout_pulse輸出一個時鐘周期的高電平。 ? 禁能： timeout_out信號不存在。 System reset on timeout： ? 使能： 定時器到 0時， resetrequest信號輸出一個時鐘周期的高電平使系統復位。 ? 禁能： resetrequest信號不存在。 定時器配置選項頁 定時器內核 ? 軟件編程 Altera為 NiosII處理器用戶提供硬件抽象層 (HAL)系統庫驅動程序，允許用戶使用 HAL應用程序接口 (API)函數來訪問定時器內核。 1. HAL系統庫支持 2. 系統時鐘驅動程序 3. 時間標記驅動程序 4. 軟件文件 第 4章 目錄 ? 并行輸入 /輸出 (PIO)內核 ? SDRAM控制器內核 ? CFI(通用 Flash)控制器內核 ? EPCS控制器內核 ? 定時器內核 ? UART內核 ? JTAG_UART內核 ? SPI內核 ? DMA內核 ? 帶 Avalon接口的互斥內核 ? 帶 Avalon接口的郵箱內核 ? System ID內核 UART內核 ? UART內核綜述 UART內核（通用異步接收器 /發(fā)送器內核）執(zhí)行 RS232協議時序，并提供可調整的波特率。用戶可配置奇偶校驗位、停止位和數據位，以及可選的 RTS/CTS流控制信號。 內核提供一個簡單的 Avalon從控制器接口，該接口允許 Avalon主控制器（例如 NiosII處理器）通過讀寫寄存器與 UART內核進行通訊。 UART內核 ? UART內核綜述 波特率除數接收寄存器發(fā)送寄存器狀態(tài)寄存器數據包結束符控制寄存器移位寄存器移位寄存器c lkA d d rD a taIRQe n d o fpa c k e td a ta a v a il a b lerea d ford a tau a rt c lkT X DR X DRTSCTSAvalon總線接口RS 232接口UART內核的結構框圖 UART內核 ? UART內核綜述 1. RS232接口 2. 發(fā)送邏輯 3. 接收邏輯 4. 波特率生成 UART內核 ? UART內核的寄存器描述 偏移量 寄存器名稱 R/W 描述 /寄存器位 15… 13 12 11 10 9 8 7 6 5 4 3 2 1 0 0 接收數據 (rxdata) RO ① ② ② 接收數據 1 發(fā)送數據 (txdata) WO ① ② ② 發(fā)送數據 2 狀態(tài) (status) ③ RW ① eop cts dcts ⑴ e rrdy trdy tmt toe roe brk fe pe 3 控制 (control) RW ① ieop rts idcts trbk ie irrdy itrdy itmt itoe iroe ibrk ife ipe 4 除數 (divisor) ④ RW 波特率除數 5 數據包結束符(endopacket) ④ RW ① ② ② 數據包結束符值 UART內核 寄存器映射 發(fā)送數據(txdata) 接收數據 (rxdata) 狀態(tài) (status)③ 控制 (control) 除數 (divisor) ④ 數據包結束符 (endopacket) ④ UART內核 ? － UART 內 核 配 置 頁 Baud Rate： 波特率設置 數據位設置 流控制 流數據控制 UART內核 ? 軟件編程 1. HAL系統支持 2. 驅動程序選項 3. Ioctl()操作 4. 軟件文件 第 4章 目錄 ? 并行輸入 /輸出 (PIO)內核 ? SDRAM控制器內核 ? CFI(通用 Flash)控制器內核 ? EPCS控制器內核 ? 定時器內核 ? UART內核 ? JTAG_