集成電路工藝原理未來趨勢與挑戰(zhàn)(編輯修改稿)
2025-01-24 18:44 本頁面
【文章內容簡介】 , InSb, GaAs, SiC, GaN, ZnO, etc.17集成電路工藝原理第十二章 未來趨勢與挑戰(zhàn)關鍵尺寸 100 nmResistCourtesy PerErik Hellstr246。m（ Hellberg）“無光源 ”納米結構制備技術18集成電路工藝原理第十二章 未來趨勢與挑戰(zhàn)Ref：KLA TencorWave length (I)Line widthDeep Subwavelength LithoSubwavelength LithoOPC at180 nmAggressive OPC at 130 nmProcess window shrinkingon average 30%for each nodeImmersionLithography350 nm365 nm180 nm248 nm193 nm130 nm90 nm65 nm45 nmPROCESS CONTROL: THE INVESTMENT THAT YIELDSNovel Processing（工藝革新） ： EnablerProf. Iwai, Tokyo Inst Tech.19集成電路工藝原理第十二章 未來趨勢與挑戰(zhàn)為什么 “ 光刻 ” 技術如此成功 ?價格方面： 193 nm 光刻設備 ~ 20 M$ 一套光刻版 ~ 1 M$高分辨率并能實現大批量生產！~100 wafers/hour20集成電路工藝原理第十二章 未來趨勢與挑戰(zhàn)光刻基本要求 理想的光刻分辨率 Resolution Good圖形 Pattern shape Any大、小圖形混合Large small patternsYes對準精度 Alignment Good產量 Throughput High初始價位 Initial cost Low運行費 Running cost Low21集成電路工藝原理第十二章 未來趨勢與挑戰(zhàn)適用于小批量制備 /制造的納米級 “ 光刻 ” 電子束曝光， EBL： ElectronBeam Litho 納米壓印， NIL： NanoImprint Litho “側墻轉移 ”， STL： SidewallTransfer Litho22集成電路工藝原理第十二章 未來趨勢與挑戰(zhàn)EBL的特征和優(yōu)點+直寫、靈活+任意形狀+? nm+束斑直徑 /寬 ~5 nm23集成電路工藝原理第十二章 未來趨勢與挑戰(zhàn)EBL的分辨率 ? 高能： 100 keV? 高對比度的光刻膠? 薄 光刻膠– 用疊層光刻膠– 用 “硬膠 ”Hard maskWaferThick resistThin resistWaferHard Mask24集成電路工藝原理第十二章 未來趨勢與挑戰(zhàn)EBL分辨率的提高 使用不同光刻膠的對比相等亮 /暗線寬的分辨率25集成電路工藝原理第十二章 未來趨勢與挑戰(zhàn)NIL工藝流程和特征? 壓印及 UV光輻照 Step and flash? 分辨率 ~10 nm? 任意圖形? 石英母版復制實用版方法? 套刻精度 ~1 181。m，有聲稱到 100 nm的. Marrian and . Tennant, JVST, 2023 50 nm pillars after 500 imprints with the same master26集成電路工藝原理第十二章 未來趨勢與挑戰(zhàn)NIL在大尺寸硅片上應用實例27集成電路工藝原理第十二章 未來趨勢與挑戰(zhàn)NIL在多柵納米晶體管 FinFET中應用實例28集成電路工藝原理第十二章 未來趨勢與挑戰(zhàn)NIL制作的互連雙大馬士革結構。減少制作步驟。29集成電路工藝原理第十二章 未來趨勢與挑戰(zhàn)Top viewCross sectionWaferSiO2polySiResist“側墻轉移 ” STL的工藝流程， 1目標：制備納米級多晶硅柵（紅色條塊）30集成電路工藝原理第十二章 未來趨勢與挑戰(zhàn)Top viewCross sectionWaferSiO2poly
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