pld與veriloghdl(編輯修改稿)
2025-01-19 10:47 本頁面
【文章內(nèi)容簡介】 ， 、 5E－ 4 符號常量 ? 用參數(shù)定義語句定義一個標(biāo)識符來代表一個常量 –常用來定義變量的位寬及延時等 ? 定義格式 parameter 參數(shù)名 1＝常量表達(dá)式 1，參數(shù)名 2＝常量表達(dá)式 2， …… ； 例如： parameter BIT=1, BYTE=8, PI=。 變量數(shù)據(jù)類型 ? 線網(wǎng) ( )型 ：表示元件之間的物理連線 –輸出值緊隨輸入值的變化而變化 –最常用類型是 wire ? 寄存器 (register)型 ：表示抽象存儲元件 –在賦新值以前保持原值 –只能在 initial或 always語句中被賦值 –最常用類型是 reg ? 定義格式 wire/reg [MSB:LSB] 變量名 1， … ，變量名 n； 例如 : wire a, b。 reg[3:0] state。 Verilog HDL程序基本結(jié)構(gòu) ? 由實(shí)現(xiàn)特定功能的模塊構(gòu)成 module 模塊名 (端口名 1, 端口名 2, …) ； 端口類型說明 (input, outout, inout)； 參數(shù)定義 (可選 )； 數(shù)據(jù)類型定義 (wire, reg等 )； 實(shí)例化低層模塊和基本門級元件； 連續(xù)賦值語句（ assign）； 過程塊結(jié)構(gòu)（ initial和 always） 行為描述語句； endmodule 說明部分 功能描述部分 順序是任意的 VerilogHDL描述組合邏輯電路 ? 組合邏輯電路的門級描述 –使用內(nèi)置的基本門級元件描述 ? 組合邏輯電路的數(shù)據(jù)流描述 –使用連續(xù)賦值 assign語句描述 ? 組合邏輯電路的行為級描述 –使用 always結(jié)構(gòu)描述 基本門級元件 元件符號 功能說明 元件符號 功能說明 and 多輸入端與門 nand 多輸入端與非門 or 多輸入端或門 nor 多輸入端或非門 xor 多輸入端異或門 xnor 多輸入端異或非門 buf 多輸出端緩沖器 not 多輸出端反相器 bufif1 高電平有效三態(tài)緩沖器 notif1 高電平有效的 三態(tài)反相器 bufif0 低電平有效三態(tài)緩沖器 notif0 低電平有效的 三態(tài)反相器 多輸入門和多輸出門 ? 多輸入門：允許多個輸入，但只有一個輸出 – and， or， xor， nand， nor， xnor ? 多輸出門：允許有多個輸出，但只有一個輸入 – not， buf and A1(out, in1, in2, in3)。 buf B1(out1, out2, …, in)。 out1 in out2 outn … out in1 in2 in3 實(shí)例名可忽略 實(shí)例名可忽略 三態(tài)門 ? 一個輸出、一個數(shù)據(jù)輸入和一個控制輸入 – notif0， notif1， bufif0， bufif1 bufif1 B1(out, in, ctrl)。 notif0 N1(out, in, ctrl)。 in out ctrl ctrl
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