數字ic芯片設計(編輯修改稿)
2025-01-19 05:39 本頁面
【文章內容簡介】 計的迭代次數甚至更多。 前端工具 ? 仿真和驗證 1. QUATURS II 2. Cadence的 Incisive：就是大家最常用的 nc_verilog, nc_sim, nc_lauch,verilogxl的集合 。 ? 綜合 1. Synopsys的 DC 2. Cadence的 RTL Compliler號稱時序，面積和功耗都優(yōu)于 DC，但是仍然無法取代人們耳熟能詳的 DC. 3. BuildGates ：與 DC同期推出的綜合工具，但是在國內基本上沒有什么市場，偶爾有幾家公司用。 4. 啟動命令： bg_shell – gui 后端設計（ Netlist to Layout） ? APR:Auto Place and Route,自動布局布線 ? Extract RC:提取延時信息 ? DRC： Design Rule Check，設計規(guī)則檢查。 ? LVS： Layout Versus Schematic，版圖電路圖一致性檢查。 ARP Extrat RC STA 成功？ DRC 成功？ LVS 成功？ N N 后仿真 Netlist Layout Edit N APR(Auto Place And Route,自動布局布線 ) ? 芯片布圖（ RAM,ROM等的擺放、芯片供電網絡配置、 I/O PAD擺放） ? 標準單元的布局 ? 時鐘樹綜合 ? 布線 ? DFM（ Design For Manufacturing) 布局布線主要是通過 EDA工具 來完成的 APR工具 工具 APR Synopsys ASTRO Cadence Encounter 布局布線流程 IO，電源和地的布置 指定平面布置圖 電源的規(guī)劃 電源布線 布線 ENCOUTER布局布線設計流程 登錄服務器，進入終端，輸入： encounter ，進入 soc encounter 調入門級網表和庫 ? 網表文件： bin/ ? 約束文件： bin/ ? 時序庫： ? IO約束文件： bin/ Im
教學課件相關推薦
鄂ICP備17016276號-1