數(shù)字ic芯片設(shè)計(jì)(編輯修改稿)
2025-01-19 05:39 本頁面
【文章內(nèi)容簡介】 計(jì)的迭代次數(shù)甚至更多。 前端工具 ? 仿真和驗(yàn)證 1. QUATURS II 2. Cadence的 Incisive：就是大家最常用的 nc_verilog, nc_sim, nc_lauch,verilogxl的集合 。 ? 綜合 1. Synopsys的 DC 2. Cadence的 RTL Compliler號稱時(shí)序，面積和功耗都優(yōu)于 DC，但是仍然無法取代人們耳熟能詳?shù)?DC. 3. BuildGates ：與 DC同期推出的綜合工具，但是在國內(nèi)基本上沒有什么市場，偶爾有幾家公司用。 4. 啟動(dòng)命令： bg_shell – gui 后端設(shè)計(jì)（ Netlist to Layout） ? APR:Auto Place and Route,自動(dòng)布局布線 ? Extract RC:提取延時(shí)信息 ? DRC： Design Rule Check，設(shè)計(jì)規(guī)則檢查。 ? LVS： Layout Versus Schematic，版圖電路圖一致性檢查。 ARP Extrat RC STA 成功？ DRC 成功？ LVS 成功？ N N 后仿真 Netlist Layout Edit N APR(Auto Place And Route,自動(dòng)布局布線 ) ? 芯片布圖（ RAM,ROM等的擺放、芯片供電網(wǎng)絡(luò)配置、 I/O PAD擺放） ? 標(biāo)準(zhǔn)單元的布局 ? 時(shí)鐘樹綜合 ? 布線 ? DFM（ Design For Manufacturing) 布局布線主要是通過 EDA工具 來完成的 APR工具 工具 APR Synopsys ASTRO Cadence Encounter 布局布線流程 IO，電源和地的布置 指定平面布置圖 電源的規(guī)劃 電源布線 布線 ENCOUTER布局布線設(shè)計(jì)流程 登錄服務(wù)器，進(jìn)入終端，輸入： encounter ，進(jìn)入 soc encounter 調(diào)入門級網(wǎng)表和庫 ? 網(wǎng)表文件： bin/ ? 約束文件： bin/ ? 時(shí)序庫： ? IO約束文件： bin/ Im
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