現(xiàn)代的ic芯片包含豐富的觸發(fā)器(編輯修改稿)
2025-07-25 20:01 本頁面
【文章內(nèi)容簡介】 周期變化更快的異步數(shù)據(jù)時，就必須插入一個異步先進先出(FIFO)存貯器作為一個彈性緩存，該FIFO存貯器由配備獨立的讀、寫地址計數(shù)器的雙口RAM和數(shù)據(jù)端口組成。雙口RAM和FIFO存貯器的專用IC很多，在FPGA(如Xilinx的Virtex)中也嵌入了雙口RAM。FPGA雙口RAM深度從16位(用查表邏輯實現(xiàn))到256位甚至4096位(由片上BlockRAM實現(xiàn))，輸入和輸出的時鐘頻率遠遠大于100MHz。 真正雙端口存貯器的每個端口的工作相互獨立。寫入端采用連續(xù)的寫入時鐘并通過激活WRITE ENABLE端來寫入數(shù)據(jù)。讀取端采用連續(xù)的讀取時鐘并通過激活READ ENABLE端來讀取數(shù)據(jù)。為了避免出現(xiàn)解碼差錯，建議兩個端口都采用格雷碼尋址方式。在FIFO中，如果兩個端口采用相同序列，那么地址代碼序列是不相關(guān)的。因為在任意的跳變中只有一個位改變，格雷碼特別適合于時鐘域邊界的數(shù)據(jù)傳輸。 空狀態(tài)運行 在真實的雙端口存貯器中，每個端口都在其各自的時鐘域中同步工作。兩個時鐘域只有在FULL和EMPTY等極端狀態(tài)下才進行相互通訊，因而需要特別注意這兩種標記。更確切地說，因為前沿都是同步信號，難以控制的僅僅是這些信號的后沿。 寫操作時FULL有效，這樣信號前沿就與寫入端口同步，這是唯一要用到標記的端口。讀操作時EMPTY有效，這樣信號前沿就與讀端口同步，這也是唯一要用到標記的端口。只有這兩個標記的后沿需要跨過兩個時鐘域。幸運的是，即使是高速系統(tǒng)也允許FULL和EMPTY的后沿存在一定的同步延遲，這種延遲僅會減慢特殊情況出現(xiàn)后系統(tǒng)重啟動的速度。 通常，F(xiàn)ULL和EMPTY的兩種極端情形可通過相同的條件，即寫入和讀取地址的等價性來表示。區(qū)分兩者的一個簡單方法是通過比較兩個計數(shù)器中最重要的兩個地址位來設(shè)置或清零兩者共用的一個鎖存器?？梢园训刂酚嫈?shù)順序用環(huán)形圖來表示，二進制及格雷碼中的兩個最大位
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