chap1cpldfpga概述(編輯修改稿)
2025-01-18 03:29 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 ，能獨(dú)立地配置為時(shí)序或組合工作方式。 2425167。 167。 在 CPLD的宏單元中，如果輸出表達(dá)式的與項(xiàng)較多，對(duì)應(yīng)的或門(mén)輸入端不夠用，可以借助可編程開(kāi)關(guān)將同一單元 (或其他單元 )中的其他或門(mén)與之聯(lián)合起來(lái)使用，或者在每個(gè)宏單元中提供未使用的乘積項(xiàng)給其他宏單元使用。2526167。 167。 早期可編程器件的每個(gè)輸出宏單元只有一個(gè)觸發(fā)器，而CPLD的宏單元內(nèi)部通常含兩個(gè)或兩個(gè)以上的觸發(fā)器，其中只有一個(gè)觸發(fā)器與輸出端相連，其余觸發(fā)器的輸出不與輸出端相連，但可以通過(guò)相應(yīng)的緩沖電路反饋到與陣列，從而與其他觸發(fā)器一起構(gòu)成較復(fù)雜的時(shí)序電路。167。 這些不與輸出端相連的內(nèi)部觸發(fā)器就稱(chēng)為 “ 隱埋 ” 觸發(fā)器。這種結(jié)構(gòu)可以不增加引腳數(shù)目，而增加其內(nèi)部資源。167。 167。 早期可可編程器件只能實(shí)現(xiàn)同步時(shí)序電路，在 CPLD器件中各觸發(fā)器的時(shí)鐘可以異步工作，有些器件中觸發(fā)器的時(shí)鐘還可以通過(guò)數(shù)據(jù)選擇器或時(shí)鐘網(wǎng)絡(luò)進(jìn)行選擇。此外，輸出宏單元內(nèi)觸發(fā)器的異步清零和異步置位也可以用乘積項(xiàng)進(jìn)行控制，因而使用更加靈活。2627l B. 可編程的 I/O單元l CPLD的 I/O單元 (Input/Output Cell,IOC)是內(nèi)部信號(hào)到 I/O引腳的接口部分。l 根據(jù)器件和功能的不同 ,各種器件的結(jié)構(gòu)也不相同。由于陣列型器件通常只有少數(shù)幾個(gè)專(zhuān)用輸入端，大部分端口均為 I/O端，而且系統(tǒng)的輸入信號(hào)通常需要鎖存。因此 I/O常作為一個(gè)獨(dú)立單元來(lái)處理。l 能兼容 TTL和 CMOS多種接口和電壓標(biāo)準(zhǔn)l 可配置為輸入、輸出、雙向、集電極開(kāi)路和三態(tài)等形式l 能提供適當(dāng)?shù)尿?qū)動(dòng)電流l 降低功耗，防止過(guò)沖和減少電源噪聲l 支持多種接口電壓（降低功耗）167。 ～ ,5V167。 ,167。 ,internal ,I/167。 ,internal ,I/ and 28l c. 可編程連線陣列 (PIA)l 各邏輯宏單元通過(guò)可編程連線陣列接受來(lái)自輸入端的信號(hào)，并將宏單元的信號(hào)送至目的地。這種互聯(lián)機(jī)制有很大的靈活性，它允許在不影響引腳分配的情況下改變內(nèi)部的設(shè)計(jì)。l 可編程內(nèi)部連線的作用是在各邏輯宏單元之間以及邏輯宏單元和 I/O單元之間提供互聯(lián)網(wǎng)絡(luò)。l CPLD中一般采用固定長(zhǎng)度的線段來(lái)進(jìn)行連接，因此信號(hào)傳輸?shù)难訒r(shí)是固定的，使得時(shí)間性能容易預(yù)測(cè)。29IOBCLB包含多個(gè)邏輯單元PICl 6) FPGA結(jié)構(gòu)原理l 內(nèi)部結(jié)構(gòu)稱(chēng)為 LCA（Logic Cell Array）由三個(gè)部分組成：l 可編程邏輯塊（ CLB）l 可編程輸入輸出模塊（IOB）l 可編程內(nèi)部連線（ PIC）30可編程邏輯塊（ CLB）3031l 基于查找表的 FPGA的基本結(jié)構(gòu)l 查找表（ Look Up Table， LUT）本質(zhì)上就是一個(gè) RAM。當(dāng)用戶通過(guò)原理圖或者 HDL語(yǔ)言描述了一個(gè)邏輯電路以后， FPGA開(kāi)發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能結(jié)果，并把真值表 (即計(jì)算結(jié)果 )事先寫(xiě)入 RAM，這樣每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出相對(duì)應(yīng)的內(nèi)容，然后輸出即可。l 一個(gè) n輸入的邏輯運(yùn)算，不管是與或非運(yùn)算還是異或運(yùn)算等等，最多只可能存在 2n種結(jié)果，若事先將相應(yīng)的結(jié)果存放于一個(gè)存貯單元，就相當(dāng)于實(shí)現(xiàn)了與門(mén)電路的功能，這就是查找表取代與邏輯門(mén)電路的原理。32167。 FPGA通過(guò)燒寫(xiě)文件去配置查找表的內(nèi)容，從而在相同的電路情況下實(shí)現(xiàn)了不同的邏輯功能。167。 LUT具有和邏輯電路同樣的功能，但 LUT具有更快的執(zhí)行速度和規(guī)模。實(shí)際邏輯電路 LUT的實(shí)現(xiàn)方式a,b,c,d輸入 輸出 地址 RAM存儲(chǔ)的內(nèi)容0000 0 0000 00001 0 0001 0…… 0 …… 01111 1 1111 133l 基于查找表 FPGA中的工作過(guò)程l 上電后，程序加載到 FPGA中的內(nèi)部 RAM中，接下來(lái)LUT就可以工作了。 A,B,C,D由 FPGA芯片的管腳輸入后進(jìn)入可編程連線，然后作為地址線連到到 LUT，LUT中已經(jīng)事先寫(xiě)入了所有可能的邏輯結(jié)果，通過(guò)地址查找到相應(yīng)的數(shù)據(jù)然后輸出到芯片管腳，這樣
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