【文章內容簡介】 elds Higher Values than GaN = attractive for high frequency devices Very Low Dark Current UV Detectors with maximum spectral response at 350nm Strong TwoPhoton Absorption with High Damage Thresholds, = attractive for optical power limiting devices Very Large Shear Modulus ~ Gpa (indicates stability of the crystal) = pared with for ZnSe, for GaAs, for Si. 半導體器件電子學 北工大電控學院 S A W, B AW , M EM SC r y s ta l S tr u c tur eW u r tzite stru ctureSm a ll la tticem ism atch wi th G aNLa rg e k2Has lar g e vSA Wwhe ng row n on A l2O3Low a ttenu a tio nLa rg e Dir ect ban d ga pLa rg e excito n EbAnis o trop yHigh structu ra l qu ali tyHigh re sis tiv ityShar p Z n O/A l2O3in ter f aceRequirementsPropertiesHigh Structu ra l qu al ityLow no n r ad iativere co m b in atio n c ente rsHigh structu ra l qu ali tyLow def ect d ens ityLow surf acerou g h n essB uf fe r L a y e r fo r GaNP iez oe le c tr ic ityOpt ic a lP r o pe r tiesU V La s e r, S e nsorM o du la to rNew m ater ia l fo r th eblu e re v o lu tio n 半導體器件電子學 北工大電控學院 SOI（ Silicon On Insolator）背景介紹 隨著集成電路集成度的不斷提高，器件特征尺寸減小，器件內部 PN結之間以及器件與器件之間通過襯底的相互作用愈來愈嚴重，出現(xiàn)了一系列材料、器件物理、設計和工藝等方面的新問題。使得深亞微米硅集成電路的集成度、可靠性受到影響。這些問題主要包括： （ 1）體硅 CMOS電路的寄生可控硅 閂鎖效應 以及體硅器件在宇宙射線輻照環(huán)境中出現(xiàn)的軟失效效應等使電路的可靠性降低； （ 2）隨著器件尺寸的縮小，體硅 CMOS器件的各種多維及非線性效應如 短溝道效應 、 窄溝道效應 、 漏感應勢壘降低效應 、 熱載流子效應 、亞閾值電導效應、 速度飽和效應 、 速度過沖效應 等變得十分顯著，影響了器件性能的改善。 167。 Si材料的 SOI結構特性 半導體器件電子學 北工大電控學院 （ 3）器件之間隔離區(qū)所占的芯片面積隨器件尺寸的減小相對增大，使得寄生電容增加，互連線延長，影響了集成度及速度的提高。 為了克服這些問題，除了采用先進深槽隔離、電子束刻蝕、硅化物等工藝技術外，開發(fā)新型材料及探索新型高性能器件和電路結構，成為超高速集成電路所面臨的問題。 絕緣襯底硅（ Silicon On Insolator SOI）技術以其獨特的材料結構有效地克服了體硅材料的不足，充分發(fā)揮了硅集成技術的潛力，逐漸成為研究和開發(fā)高速度、低功耗、高集成度及高可靠性 ULSI和 VLSI的主要技術之一。 半導體器件電子學 北工大電控學院 半導體器件電子學 北工大電控學院 SOI（ Silicon On Insolator）材料介紹 SOI的形成工藝主要有三種 : SIMOX（ Seperating by IMplant OXygen ） 半導體器件電子學 北工大電控學院 鍵合 Bonding 半導體器件電子學 北工大電控學院 SemiBonding 半導體器件電子學 北工大電控學院 Smart Cut 智能剝離技術 半導體器件電子學 北工大電控學院 SIMOX, Bonding和 Simbond三種方法比較 SIMOX Bonding Simbond Wafers One wafer Two wafers Two wafers Wafer size 4, 5, 6 8 4, 5, 6 8 4, 5, 6 8 Process Two basic steps Three basic steps Four basic steps SOI thickness Thin/ultrathin Thick () Thin/ultra thin/thick BOX thickness Thin (400nm) Thin/thick Thin/thick BOX property Good/Average Good Good SOI uniformity Good Average Good 半導體器件電子學 北工大電控學院 1 部分耗盡的 SOI MOSFET:器件的溝道區(qū)足夠厚，溝道耗盡區(qū)的寬度小于整個溝道硅層的厚度。 ? 特點：器件的設計和工作原理與體硅 CMOS器件非常接近。 SOI（ Silicon On Insolator）優(yōu)勢 半導體器件電子學 北工大電控學院 2 全耗盡 SOI MOSFET：器件制作在極薄 SOI表面的 Si層上，該硅層的厚度必須小于溝道區(qū)耗盡層的厚度，以保證晶體管中的溝道區(qū)全部被耗盡。 半導體器件電子學 北工大電控學院 特點 ： （ 1） 由于溝道區(qū)被全耗盡，因此降低了溝道區(qū)的電場，進而降低了 熱載流子效應 和 短溝道效應 ，并引起晶體管驅動能力增強。 （ 2) 源和漏周圍是氧化層，而非 Si層，而氧化層的介電常數低于 Si，因此全耗盡 SOI MOSFET的源－漏寄生電容也減小。 半導體器件電子學 北工大電控學院 薄膜 SOI技術的優(yōu)勢 速度高 全耗盡 SOI器件具有遷移率高（器件縱向電場小，且反型層較厚，表面散射作用降低）、跨導大、寄生電容?。纳娙葜饕獊碜噪[埋二氧化硅層電容，遠小于體硅 MOSFET）中的電容，不隨器件按比例縮小而改變， SOI的結電容和連線電容都很小等優(yōu)點，因而 CMOS/SOI電路具有極好的速度特性，這一優(yōu)勢隨著 ULSI技術向深亞微米水平發(fā)展，變得越來越突出。 功耗低 功耗包括靜態(tài)功耗和動態(tài)功耗兩部分，其中靜態(tài)功耗依賴于泄漏電流 IL和電源電壓 VDD，即 Ps=IL x VDD ，在全耗盡 SOI器件中，陡直的亞閾值斜率接近理想水平，泄漏電流很小， 半導體器件電子學 北工大電控學院 ? 靜態(tài)功耗很小；動態(tài)功耗由電容 C、工作頻率 f及電源電壓決定：Pa＝ CfVdd2，在全耗盡 SOI電路中，結電容降低且具有極小的連線電容，因此動態(tài)功耗也大大降低。 ? 抗輻照特性好（ enhanced radiation hardness） SOI技術采用全介質隔離結構，徹底消除了體硅 CMOS電路的Latchup效應，且具有極小的結面積，因此具有良好的抗 y射線和單粒子（ a粒子）翻轉能力。 集成密度高 ? SOI電路采用介質隔離，它不需要體硅 CMOS電路的場區(qū)及井等結構，器件最小間隔僅僅取決于光刻和刻蝕技術的限制，集成密度大幅度提高。 成本低 ? 一般認為， SOI是一種理想的 ULSI技術，只是成本較高。實際上這是一種誤解， SOI技術除了原始材料比體硅材料價格高之外，其它成本均小于體硅。 CMOS/SOI電路的制造工藝比典型體硅工藝至少少三塊掩膜版，減少芯片面積可降低 ，浪費的面積可減少 30%以上。 半導體器件電子學 北工大電控學院 特別適合于小尺寸器件 ? 全耗盡 SOI器件的短溝道效應較小，不存在體硅CMOS電路的金屬穿通問題，能自然形成淺結，泄漏電流較小，亞閾值曲線陡直，所有這些都說明全耗盡 SOI結構特別適合亞微米、深亞微米器件。 特別適合于低功耗電路 ? 在體硅 CMOS集成電路中，由于體效應的作用，降低電源電壓會使結電容增加和驅動電流減小，導致電路速度迅速下降；而在薄膜全耗盡 CMOS/SOI電路與相應體硅電路相比具有更高的速度和更小的功耗，薄膜全耗盡 CMOS/SOI結構是理想的低壓功耗技術。 半導體器件電子學 北工大電控學院 SOI（ Silicon On Insolator）帶來的問題 襯底浮置效應 （ Floating Body Effect） 溝道區(qū)中可能會由于過量空穴積累，使 MOS器件的表面溝道區(qū)和埋氧化層 SiSiO2界面區(qū)同時導通。 影響：在器件開啟并且溝道充電后，這一效應將引起晶體管的IV特性曲線扭曲，因此有時稱作扭曲效應。還將導致?lián)舸╇妷旱慕档汀? 半導體器件電子學 北工大電控學院 半導體器件電子學 北工大電控學院 全耗盡 SOI MOS器件的短溝道效應 隨著 MOS器件溝道長度不斷縮小，短溝道效應的影響越來越突出。 SOI MOS器件的短溝道效應主要表現(xiàn)為兩方面： （ 1）體硅器件中的短溝道效應表現(xiàn)在，閾值電壓與漏端的偏壓有關，引起閾值電壓的漂移。 SOI MOS中，短溝道效應主要反映在：溝道中的電荷出現(xiàn)共享，要受到前柵和后柵的影響。即柵下耗盡區(qū)電荷不再完全受柵控制，其中一部份受源、漏控制，而且隨著溝道長度的減小，受柵控制的耗盡區(qū)電荷減少，使達到閾值的柵壓不斷降低。 半導體器件電子學 北工大電控學院 半導體器件電子學 北工大電控學院 半導體器件電子學 北工大電控學院 半導體器件電子學 北工大電控學院 半導體器件電子學 北工大電控學院 （ 2）另一種短溝道效應：漏感應電導增強 DICE ? （ Drain Induced Conductivity Enhancement） ? 當短溝道中施加 VDS后，溝道中的強反型后的電流也要受到，漏源電壓的影響。 半導體器件電子學 北工大電控學院 ? SON（ Silicon on