【文章內(nèi)容簡介】 是過電壓產(chǎn)生的場效應(yīng)。Semiconductor Reliability Reliability Physics集成電路可靠性與集成電路可靠性與可靠性物理可靠性物理46Semiconductor Reliability Reliability Physics集成電路可靠性與集成電路可靠性與可靠性物理可靠性物理47⑵ ESD 引起過電流損傷的規(guī)律。 n溝 MOS管 ESD損傷示意圖Ⅰ ,pn結(jié)窗口邊緣 SiSiO2界面處或接觸窗口邊緣處易發(fā)生；Semiconductor Reliability Reliability Physics集成電路可靠性與集成電路可靠性與可靠性物理可靠性物理48II,對于肖特基勢壘二極管和淺結(jié)的微波二極管靜電損傷都集中在勢壘區(qū)邊緣 Si－ SiO2界面處 。 TTL晶體管 ESD后損傷部位示意圖Semiconductor Reliability Reliability Physics集成電路可靠性與集成電路可靠性與可靠性物理可靠性物理49III,對于某些金屬化覆蓋的薄氧化層（ 3000A)器件，其突發(fā)性完全失效往往表現(xiàn)為過電壓引起的薄氧化層的擊穿。損傷主要集中在柵－漏交疊處柵氧化層的邊緣。v 金屬化與源、漏擴散區(qū)邊緣重疊，電場集中 。該處也是薄 — 厚氧化層（二次不同生長速率氧化）交接的臺階處，應(yīng)力集中，擊穿強度降低 ,極易發(fā)生ESD損傷。 Semiconductor Reliability Reliability Physics集成電路可靠性與集成電路可靠性與可靠性物理可靠性物理50IV,對于鋁柵器件，擊穿后， Al－ SiO2發(fā)生放熱界面反應(yīng)， Al很快浸透 SiO2，造成柵漏嚴重漏電，甚至短路。 CMOS硅柵器件的二種 ESD失效模式v 對 n溝器件出現(xiàn)嚴重漏電或短路 。v 對 p溝器件柵－漏呈現(xiàn)二極管特性。V,多晶硅柵器件， ESD損傷后也往往是柵漏交疊處氧化層邊緣擊穿。 Semiconductor Reliability Reliability Physics集成電路可靠性與集成電路可靠性與可靠性物理可靠性物理51 二、潛在性失效 當帶電體的靜電勢或其貯存的能量較低 ,或 ESD回路有限流電阻存在，一次ESD后不足以引起器件突發(fā)性的完全失效，但實驗發(fā)現(xiàn)靜電損傷是有累積性的，它不僅影響成品率，也影響整機壽命。 950V重復(fù)的 ESD引起的器件蛻變Semiconductor Reliability Reliability Physics集成電路可靠性與集成電路可靠性與可靠性物理可靠性物理52 靜電敏感性一、半導(dǎo)體器件對 ESD的敏感性實質(zhì)上就是器件抗過電應(yīng)力（ electrical overstress)的能力，一般用 ESD損傷閾值電壓表征。 ESD損傷閾值電壓定義： 導(dǎo)致器件突發(fā)性完全失效的最低的靜電放電的單脈沖電壓。v 這種定義在理論上是嚴格的，但是不易測量 。v 不嚴格的定義為 “導(dǎo)致器件失效的 ESD電壓 ”，根據(jù)這個定義，在實際測定中，再具體規(guī)定器件的失效判據(jù)，重復(fù)脈沖次數(shù)等，于是出現(xiàn)了多種不同的測定和實驗方法。Semiconductor Reliability Reliability Physics集成電路可靠性與集成電路可靠性與可靠性物理可靠性物理53綜合多方面的研究結(jié)果得到不同器件的 ESD敏感性范圍Semiconductor Reliability Reliability Physics集成電路可靠性與集成電路可靠性與可靠性物理可靠性物理54二、 ESD敏感程度的分類 I類 :甚敏感的（ very sensitive)0100V 無保護網(wǎng)絡(luò)的 MOS器件、帶有無保護電容器的運算放大器、結(jié)型場效應(yīng)晶體管、薄膜電阻、無保護網(wǎng)絡(luò)的微處理器及其他 LSI等； II類：敏感的（ sensitive)10004000V 肖特基二極管、精密電阻網(wǎng)絡(luò)、 ECL電路、某些 TTL電路、某些運算放大器以及對 1000－ 4000V無保護的LSI等； Semiconductor Reliability Reliability Physics集成電路可靠性與集成電路可靠性與可靠性物理可靠性物理55 III類 :中等敏感的（ moderately sensitive) 400015000V 小功率斬波電阻器、片狀電阻器、額定值小于 5W的硅功率晶體管、所有其他 LSI和壓電晶體等。 v 這三類敏感程度分法無一統(tǒng)一標準，共同點是無任何保護的 MOS器件對 ESD最為敏感，而加保護網(wǎng)絡(luò)后便可由 I類降為 II類，即器件的靜電敏感性可因保護網(wǎng)絡(luò)而鈍化。Semiconductor Reliability Reliability Physics集成電路可靠性與集成電路可靠性與可靠性物理可靠性物理56對 ESD敏感的元器件失效機理和失效模式Semiconductor Reliability Reliability Physics集成電路可靠性與集成電路可靠性與可靠性物理可靠性物理57Semiconductor Reliability Reliability Physics集成電路可靠性與集成電路可靠性與可靠性物理可靠性物理58 靜電保護 MOS器件等效為一個電容器一、 MOS器件的柵保護v 基本方法： 在柵極外引線與柵極氧化膜之間加一輸入保護網(wǎng)絡(luò)；v 設(shè)計要求：(1) 具備低的觸發(fā)電壓—— 保證基本的器件在被保護器件達到二次擊穿前開啟；(2) 具有一定的鉗位能力 —— 使壓焊點的 ESD電壓低于被保護器件和保護器件的二次擊穿電壓；Semiconductor Reliability Reliability Physics集成電路可靠性與集成電路可靠性與可靠性物理可靠性物理592 保護網(wǎng)絡(luò)種類（ 1）二極管保護v當 V0低于二極管的擊穿電壓時，二極管反偏，對 MOS器件工作沒影響；v當 V0大于二極管的擊穿電壓時，二極管反向擊穿，擊穿后的動態(tài)電阻 RD極小，呈理想的吸放回路；當 RD＝ 0時， Vmos＝擊穿電壓 BVD,與輸入電壓 V0無關(guān)；實際上 RD總是存在的，這時，V0≧ BDV式中， Rs為靜電源內(nèi)阻 ,BDV為二極管擊穿電壓Semiconductor Reliability Reliability Physics集成電路可靠性與集成電路可靠性與可靠性物理可靠性物理60 利用二極管的反向擊穿特性，使來自靜電源 的過電壓（ V0）箝位。(a). 等效電路 (b). Vmos與 V0的關(guān)系Semiconductor Reliability Reliability Physics集成電路可靠性與集成電路可靠性與可靠性物理可靠性物理61（ 2） 擴散電阻保護法 在輸入端和柵氧化膜之間加一 25K的擴散電阻，提供一分布網(wǎng)絡(luò) 《 分布電阻－二極管網(wǎng)絡(luò) 》 圖中 rs′ 為單位長度的串聯(lián)電阻， rd為單位長度的動態(tài)電阻 擴散電阻保護(a) 等效電路； (b) Vmos與 V0的關(guān)系Semiconductor Reliability Reliability Physics集成電路可靠性與集成電路可靠性與可靠性物理可靠性物理62 這時，加于 MOS器件上的電壓為：V0≧ BDV式中 是分布電阻網(wǎng)絡(luò)的輸入阻抗， xr是電阻長度。 由上分析可得： Vomax= y(Vmosmax BDV） + BDVv 即能夠保護的最大靜電勢和 MOS器件所能承受的最大柵壓與保護器件擊穿電壓的差值近似成正比；v 比例常數(shù) y與保護方法有關(guān)，一般采用擴散電阻保護時其值最大，故保護方法最佳；v 擴散電阻法的缺點是不能用于某些高電容輸入的 MOS器件中去，其會影響器件的頻率特性。Semiconductor Reliability Reliability Physics集成電路可靠性與集成電路可靠性與可靠性物理可靠性物理63（ 3）場效應(yīng)晶體管保護 輸入保護網(wǎng)絡(luò)采用 MOS晶體管本身 利用源 漏穿通電壓保護。 4050V高閾值電壓的 P溝 MOS器件，當靜電壓達到或超過此值時，保護的 MOS器件導(dǎo)通； 柵 源短路的 MOS器件保護方法，利用漏極表面的擊穿特性箝位靜電勢和泄放電能；Semiconductor Reliability Reliability Physics集成電路可靠性與集成電路可靠性與可靠性物理可靠性物理64v上述三種保護方式中，以擴散電阻效果最好；因此，實際應(yīng)用中往往是二極管或MOS晶體管與擴散電阻的結(jié)合；v為對正、負極性的靜電勢均有防護作用，有時也采用 “背 背 ”的二極管或 “背 背 ”擴散電阻 。Semiconductor Reliability Reliability Physics集成電路可靠性與集成電路可靠性與可靠性物理可靠性物理65二、雙極型器件的靜電防護 （ 1）分立器件一般不加保護網(wǎng)絡(luò)，僅在設(shè)計時在滿足電性能指標要求的前提下增大設(shè)計圖形的尺寸。 （ 2）雙極型電路設(shè)計原則與分立器件相同，在芯片內(nèi)部也可加一些防電壓浪涌的保護二極管。 VESD與發(fā)射區(qū)面積的關(guān)系 VESD與發(fā)射區(qū)周長的關(guān)系Semiconductor Rel