【文章內(nèi)容簡介】 號 密碼輸入值的比較主要有兩部分 ,密碼位數(shù)和內(nèi)容 ,任何一個條件不滿足 ,都不能打開鎖。若鎖內(nèi)密碼為 “10010101” , K1 和 K0 置低電平 ,分別表示輸入 “1” 和 “0” 。輸入密碼前先進(jìn)行復(fù)位操作 ,再按著從密碼最低位到最高位的順序依次正確輸入 1 01 0 1 0 0 1。若采用共陰極 L ED 接法 ,當(dāng)輸入第 0 位 “1” 后 , 17 八個二極管中相對應(yīng)的二極管點(diǎn)亮 (此時二極管指示燈 lamp =“10000000” ,輸入密碼信號 shif t =“10000000” ) ,接著輸入第 1 位 “0”(此時 lamp =“11000000” ,shif t =“01000000” ) …… 依照順序 ,將 8 位二進(jìn)制密碼全部正確輸入完畢后 (此時amp =“11111111” ,shif t =“10010101” ) ,經(jīng)檢驗(yàn) ,輸入的密碼 shif t 等于鎖內(nèi)預(yù)先設(shè)置的密碼 lock ,密碼鎖開啟信號 L T 置高電平 ,鎖開啟。同時 ,密碼修改控制信號LA 置高電平。若在輸入密碼的過程中 ,8 位二進(jìn)制密碼出現(xiàn)一位或多位輸入錯誤 ,那么鎖不能開啟 ,同時 Alm置高電平 ,指示燈 L F 亮 ,發(fā)出報警信號 ,通知管理員。直到按下復(fù)位開關(guān) ,報警才停止。此時 ,數(shù)字鎖又自動進(jìn)入等待下一次開鎖的狀態(tài)。 密碼鎖輸入電路主要程序 ： KEY＿ DECODER： BLOCK SIGNALZ： STD＿ LOGIC＿ VECTOR（ 4 DOWNTO 0） －－按鍵位置 BEGIN PROCESS（ CLK） BEGIN Z＜＝ C＿ KEYBOARD ＆ C； IF CLK＇ EVENT AND CLK＝＇ 1＇ THEN CASE Z IS WHEN＂ 11101＂＝＞ N＜＝＂ 0000＂； －－ 0 WHEN＂ 00011＂＝＞ N＜＝＂ 0001＂； －－ 1 WHEN＂ 00101＂＝＞ N＜＝＂ 0010＂； －－ 2 WHEN＂ 00110＂＝＞ N＜＝＂ 0011＂； －－ 3 WHEN＂ 01011＂＝＞ N＜＝＂ 0100＂； －－ 4 WHEN＂ 01101＂＝＞ N＜＝＂ 0101＂； －－ 5 WHEN＂ 01110＂＝＞ N＜＝＂ 0110＂； －－ 6 WHEN＂ 10011＂＝＞ N＜＝＂ 0111＂； －－ 7 WHEN＂ 10101＂＝＞ N＜＝＂ 1000＂； －－ 8 WHEN＂ 10110＂＝＞ N＜＝＂ 1001＂； －－ 9 WHEN OTHERS＝＞ N＜＝＂ 1111＂； 18 END CASE； END IF； IF CLK＇ EVENT AND CLK＝＇ 1＇ THEN CASE Z IS WHEN＂ 11011＂＝＞ F＜＝＂ 0100＂ ；－－ * ＿ LOCK WHEN＂ 11110＂＝＞ F＜＝＂ 0001＂ ；－－＃＿ UNLOCK WHEN OTHERS＝＞ F＜＝＂ 1000＂； END CASE； END IF； END PROCESS； 這段程序的作用是通過按鍵產(chǎn)生的信號進(jìn)行譯碼，判斷按鍵是數(shù)字還是上鎖、解鎖控制信號。 (2)修改密碼 為防止非管理員任意進(jìn)行密碼修改 ,必須在正確輸入密碼后 ,才能重新設(shè)置密碼。輸入正確密碼后 ,鎖打開 ,同時 ,密碼修改控制信號 LA 置高電平 ,就可直接進(jìn)行修改密碼的操作。修改密碼實(shí)質(zhì)就是用輸入的新密碼去取代原來的舊密碼。 存儲新密碼時 ,輸入一位密碼 ,密碼位數(shù)加 1。若采用共陰極 L ED 接法 ,與輸出引腳 lamp 相接的發(fā)光二極管由亮變暗。當(dāng)輸入 8 位密碼后 ,8 只發(fā)光二極管全變暗。此時給 CL K 一個低電平 ,新密碼產(chǎn)生。 密碼鎖顯示模塊 密碼鎖顯示電路： 19 圖 密碼鎖顯示電路原件例化 模塊外部信號端口 DATA－ BCD:密碼信號輸入端口 BLOCK:密碼鎖狀態(tài)信號顯示燈 20 4 系統(tǒng)仿真 當(dāng)各個模塊分別編譯成功后 ， 則創(chuàng)建一個個元件符號。再用圖形編輯器將各元件模塊組裝 起來 ， 這就是本設(shè)計中最頂層的圖形設(shè)計文件。頂層圖形設(shè)計文件 lock. gdf 如圖 41 所示 ， 這個結(jié)構(gòu)框圖說明了整個系統(tǒng)的外部輸入和輸出情況。為了獲得與目標(biāo)器件對應(yīng)的、 精確的時序仿真文件 ， 在對文件編譯前必須選定最后實(shí)現(xiàn)本設(shè)計項(xiàng)目的目標(biāo)器件 ， 在 Max + plus Ⅱ 環(huán)境中我們選 Altera 公司的 FPGA ， 然后選擇用于編程的目標(biāo)芯片 ： 選擇菜單 “Assign”→ “Device” ， 窗口中的 Device Family 是器件序列欄 ， 先 在 此 欄 中 選 擇 ACEX1 K。為 了 選 擇 EP1 K30 TC14423 器件 ， 應(yīng)將此欄下方標(biāo)有 “Showonly Fastest Speed Grades” 的勾消去 ， 以便顯示出所有速度級別的器件。完成器件選擇后 ， 按 O K，就可以進(jìn)行編譯了。 圖 頂層圖形設(shè)計文件 編譯成功后進(jìn)行仿真。首先建立波形文件。波形文件 lock. scf 建好并存盤后 ，選擇菜單 “Max +plusⅡ ”→ “simulator” ， 啟動仿真操作 ， 結(jié)束后觀察仿真波形。本設(shè)計中 ， 仿真波形如圖 42～圖 44 所示。當(dāng)給初始密碼輸入信號 LC 一個低電平時 ， 就將程序預(yù)先設(shè)定的 密碼 ( “10010101” )裝入 lock 中 ， lock 的值變?yōu)? 95。按下 CLR 后 ， 系統(tǒng)復(fù)位 ， 處于輸入密碼狀態(tài)。輸入的開鎖密碼串行順序裝入 shif t 中 ， 并用 lamp 顯示輸入密碼的位數(shù)。密碼輸入完畢后 ， 比較輸入的密碼 shif t 是否等于預(yù)先設(shè)定的密碼 lock， 若相等 ， 鎖開啟。在圖 42 中可以看到 ， shif t 等于 lock ( “95” ) ， 8 位密碼輸入正確 ， 開鎖指示燈亮 ， 可以開鎖。由圖 21 43 可以看到 ， 輸入密碼 shif t( “AA” )不等于設(shè)定密碼 lock ( “95” ) ， 報警指示燈亮 ， Alm變?yōu)楦唠娖?， 輸出報警信號。由圖 44 可以看出 ， 當(dāng)給 load 一個低電平后 ， 就可以進(jìn)行修改密碼的操作了。將 8 位新密碼 ( “55” ) 輸入完 ， 新密碼就自動裝入 load 中 ， load 值變成 “55”， 密碼修改完畢。 圖 輸入正確密碼波形 圖 輸入錯誤密碼波形 22 圖 修改密碼波形 仿真結(jié)束后 ， 就可以將設(shè)計文件編程下載到芯片中去。連接硬件系統(tǒng)后 ，選擇 “Max + plus Ⅱ ”→“programmer” 菜單 ， 調(diào)出編程器 (programmer ) 窗口。一切就緒后 ， 按下編程器窗口中的 “program”按 鈕 ， 設(shè) 計 的 內(nèi) 容 就 下 載 到 FPGA 芯 片 EP1 K30 TC14423 中去了。經(jīng)實(shí)際電路測試驗(yàn)證 ， 達(dá)到了設(shè)計的要求。 23 5 結(jié)束語 本文設(shè)計的基于 V HDL 語言的串行電子密碼鎖系統(tǒng) ， 硬件電路簡單 ， 微功耗 ， 同時也提高了系統(tǒng)的可靠性和精度。鎖的密碼是可調(diào)的 ， 且設(shè)置方便。鎖內(nèi)設(shè)置的密碼值可以選取 00 至 FF 中任一個 ， 共計 28 種。本設(shè)計占用芯片資源少 ， 可在此基礎(chǔ)上變二進(jìn)制輸入為十進(jìn)制輸入 ， 或外加 L ED 七段顯示等一些外圍電路 ， 以設(shè)計更大的系統(tǒng)。 在 FPGA 中 ， 不同電路系統(tǒng)的設(shè)計往往采用自頂向下的設(shè)計方法 ， 亦即將一個大的系統(tǒng)分解成單元電路。在每個單元電路的設(shè)計完成后 ， 采用專門的仿真工具進(jìn)行功能仿真是很有必要的 ， 可節(jié)省不少設(shè)計時間。 對于這一整個電子密碼鎖系統(tǒng) ， 設(shè)計的程序已經(jīng)基本實(shí)現(xiàn)了預(yù)期的所有功能 ， 充分利用了 EDA 設(shè)計中的優(yōu)點(diǎn) ， 將各模塊以文件頂層設(shè)計的方式讓所有子程序串聯(lián)在了一起 ， 通過滿足某個條件而實(shí)現(xiàn)相關(guān)功能 .顯然這個系統(tǒng)的設(shè)計已經(jīng)完成 ， 也基本達(dá)到了作為數(shù)字密碼鎖的絕大部分功能。 24 致 謝 在這次課程設(shè)計的撰寫過程中，我得到了許多人的幫助。 首先我要感謝 黃敏 老師在課程設(shè)計上給予我的指導(dǎo)、提供給我的支持和幫助，這是我能順利完成這次報告的主要原因，更重要的是老師幫我解決了許多技術(shù)上的難題，讓我能把系統(tǒng)做得更加完善。在此期間，我不僅學(xué)到了許多新的知識，而且也開闊了視野，提高了自己的設(shè)計能力。 其次，我要感謝幫助過我的同學(xué)，他們也為我解決了不少我不太明白的設(shè)計商的難題。同時也感謝學(xué)院為我提供良好的做 課程 設(shè)計的環(huán)境。 25 參考文獻(xiàn) [1] 閻 石 主編，《數(shù)字電子技術(shù)基礎(chǔ)》，高等教育出版社， 1998 [2] 譚會生等主編，《 EDA 技術(shù)及應(yīng)用》，西安電子科技大學(xué)出版社， 2020 [3] 廖裕評等 主編，《 CPLD 數(shù)字電路設(shè)計 —— 使用 MAX+plusⅡ入門篇 》， 清華大學(xué) 出版社， 2020 [4] 馮濤等主編，《 可編程邏輯器件開發(fā)技術(shù)： MAX+plusⅡ入門與提高 》，人民郵電出版社， 2020 [5] 楊崇志，《特殊新型電子元件手冊》，遼寧科學(xué)技術(shù)出版社， 1999 [6] 彭介華，《電子技術(shù)課程設(shè)計指導(dǎo)》高等教育出版社 .2020 年出版 . [7] Mark Zwolinski， Digital System Design with VHDL， 電子工業(yè)出版社， 2020 [8] Alan B. Marcovitz Introduction to logic Design， 電子工業(yè)出版社， 2020 26 附 錄 ： 程序清單 程序名： 四位電子密碼鎖 程序作者： 張佳駿 ********************************************* LIBRARY IEEE。 USE 。 USE 。 USE 。 LIBRARY altera。 USE 。 ********************************************* ENTITY elec_lock IS PORT ( CLK_4M : IN STD_LOGIC 。 system original clock 4M CLK_SCAN : OUT STD_LOGIC_VECTOR (3 downto 0) 。 scan sequence KEY_IN : IN STD_LOGIC_VECTOR (2 downto 0) 。 KEY IN button code FLAG_NUMB : OUT STD_LOGIC 。 FLAG_FUNC : OUT STD_LOGIC 。 LED_COM : OUT STD_LOGIC 。 for LP2900 only CLEAR : OUT STD_LOGIC 。 ** ENLOCK : OUT STD_LOGIC 。 1:LOCK， 0:UNLOCK NUMB_CNT : OUT STD_LOGIC_VECTOR (2 DOWNTO 0) 。 BCD_CODE : OUT STD_LOGIC_VECTOR (15 DOWNTO 0) 。 SELOUT : OUT STD_LOGIC_VECTOR (1 DOWNTO 0) 。 FIT TO LP2900 SEGOUT : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) SEG7 Display 27 )。 END elec_lock 。 ********************************************* ARCHITECTURE a OF elec_lock IS ponent debouncing port( d_in : IN STD_LOGIC 。 clk : IN STD_LOGIC 。 d_out : OUT STD_LOGIC ) 。 end ponent 。 SIGNAL CLK : STD_LOGIC 。