[工學(xué)]多核處理器的產(chǎn)生原因及現(xiàn)狀(編輯修改稿)
2025-09-13 01:35 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 技術(shù)的發(fā)展，晶體管特征尺寸不斷縮小，使得晶體管門(mén)延遲不斷減少，但互連線延遲卻不斷變大。，線延遲已經(jīng)超過(guò)門(mén)延遲，成為限制電路性能提高的主要因素。在這種情況下，由于CMP(單芯片多處理器)的分布式結(jié)構(gòu)中全局信號(hào)較少，與集中式結(jié)構(gòu)的超標(biāo)量處理器結(jié)構(gòu)相比，在克服線延遲影響方面更具優(yōu)勢(shì)?！ ?．符合Pollack規(guī)則 按照Pollack規(guī)則，處理器性能的提升與其復(fù)雜性的平方根成正比。 如果一個(gè)處理器的硬件邏輯提高一倍，至多能提高性能40％，而如果采用兩個(gè)簡(jiǎn)單的處理器構(gòu)成一個(gè)相同硬件規(guī)模的雙核處理器，則可以獲得70％～80％的性能提升。同時(shí)在面積上也同比縮小?！ ?．能耗不斷增長(zhǎng) 隨著工藝技術(shù)的發(fā)展和芯片復(fù)雜性的增加，芯片的發(fā)熱現(xiàn)象日益突出。多核處理器里單個(gè)核的速度較慢，處理器消耗較少的能量，產(chǎn)生較少的熱量。同時(shí)，原來(lái)單核處理器里增加的晶體管可用于增加多核處理器的核。在滿(mǎn)足性能要求的基礎(chǔ)上，多核處理器通過(guò)關(guān)閉（或降頻）內(nèi)核等低功耗技術(shù)，可以有效地降低能耗。 5．設(shè)計(jì)成本的考慮 隨著處理器結(jié)構(gòu)復(fù)雜性的不斷提高，和人力成本的不斷攀升，設(shè)計(jì)成本隨時(shí)間呈線性甚至超線性的增長(zhǎng)。多核處理器通過(guò)處理器IP等的復(fù)用，可以極大降低設(shè)計(jì)的成本。同時(shí)模塊的驗(yàn)證成本也顯著下降?！ ?．體系結(jié)構(gòu)發(fā)展的必然超標(biāo)量（Superscalar）結(jié)構(gòu)和超長(zhǎng)指令字（VLIW）結(jié)構(gòu)在高性能微處理器中被廣泛采用。但是它們的發(fā)展都遇到了難以逾越的障礙。Superscalar結(jié)構(gòu)使用多個(gè)功能部件同時(shí)執(zhí)行多條指令，實(shí)現(xiàn)指令級(jí)的并行（InstructionLevel Parallelism，ILP）。但其控制邏輯復(fù)雜，實(shí)現(xiàn)困難，研究表明，Superscalar結(jié)構(gòu)的ILP一般不超過(guò)8。VLIW結(jié)構(gòu)使用多個(gè)相同功能部件執(zhí)行一條超長(zhǎng)的指令，但也有兩大問(wèn)題：編譯技術(shù)支持和二進(jìn)制兼容問(wèn)題。三、多核處理器與多線程處理器的比較 未來(lái)的主流應(yīng)用需要處理器具備同時(shí)執(zhí)行更多條指令的能力，但是從單一線程中已經(jīng)不太可能提取更多的并行性，主要有以下兩個(gè)
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