【文章內(nèi)容簡(jiǎn)介】 veform File”選項(xiàng)后單擊“OK”按鈕。 矢量波形編輯窗口添加引腳或節(jié)點(diǎn)。（1），雙擊“Name”下方的空白處，彈出“Insert Node or Bus”對(duì)話框。單擊對(duì)話框的“Node Finder…”按鈕后，彈出“Node Finder”對(duì)話框。 “Insert Node or Bus”對(duì)話框 “Node Finder”對(duì)話框（2）單擊“List”按鈕，在“Node Found”欄中列出了設(shè)計(jì)中的引腳號(hào)。 列出輸入/輸出節(jié)點(diǎn) （3）單擊“187?！卑粹o，所有列出的輸入/輸出被復(fù)制到右邊的一側(cè)，也可以只選中其中的一部分，根據(jù)情況而定。 選擇輸入/輸出節(jié)點(diǎn)（4）單擊“OK”按鈕后，返回“Insert Node or Bus”對(duì)話框，此時(shí)，在“Name”和“Type”欄里出現(xiàn)了“Multiple Items”項(xiàng)。 “Insert Node or Bus”對(duì)話框（5）單擊“OK”按鈕，選中的輸入/輸出被添加到矢量波形編輯窗口中。 添加節(jié)點(diǎn)后的矢量波形編輯窗口編輯輸入信號(hào)并保存文件?！癗ame”下方的“a”，即選中該行的波形。將輸入信號(hào)“a”設(shè)置為時(shí)鐘信號(hào)，選擇Edit菜單下的“Value”中的“Clock”，彈出“Clock”對(duì)話框，此時(shí)可以修改信號(hào)的周期、相位和占空比。設(shè)置完成后單擊“OK”按鈕，輸入信號(hào)“a”設(shè)置完畢。同理設(shè)置輸入信號(hào)“b”和“c”。最后單擊保存文件按鈕，根據(jù)提示完成保存工作。 編輯輸入信號(hào)仿真波形。仿真分為功能仿真和時(shí)序仿真，功能仿真是忽略延時(shí)后的仿真，是最理想的仿真；時(shí)序仿真則是加上了一些延時(shí)的仿真，是最接近于實(shí)際的仿真。在本設(shè)計(jì)中，直接采用時(shí)序仿真。Quartus II中默認(rèn)的仿真為時(shí)序仿真，選擇“Processing”菜單下的“Start Simulation”進(jìn)行仿真。觀察波形可知輸出和輸入之間有一定的延時(shí)。 時(shí)序仿真（五）引腳分配引腳分配是為了對(duì)所設(shè)計(jì)的工程進(jìn)行硬件測(cè)試，將輸入/輸出信號(hào)鎖定在器件確定的引腳上。單擊“Assignments”菜單下的“Pins”命令，在下方的列表中列出了本項(xiàng)目所有的輸入/輸出引腳名。 選擇要分配的引腳，雙擊與輸入端“a”對(duì)應(yīng)的“Location”選項(xiàng)后彈出引腳列表，從中選擇合適的引腳（盡量別選擇具有第二功能的引腳），則輸入a的引腳分配完畢。同理完成所有引腳的指定。 完成所有引腳的分配（六）下載驗(yàn)證下載驗(yàn)證是將本次設(shè)計(jì)所生成的文件通過計(jì)算機(jī)下載到實(shí)驗(yàn)箱里來驗(yàn)證此次設(shè)計(jì)是否符合要求。大體上分為以下幾個(gè)步驟。編譯。分配完引腳后必須再次編譯才能存儲(chǔ)這些引腳鎖定的信息。配置下載電纜。在“Tool”菜單下選擇“Programmer”命令。 未配置的下載電纜窗口單擊“Hardware Setup”按鈕，彈出“Hardware Setup”對(duì)話框。單擊“Add Hardware…”按鈕設(shè)置下載電纜。在“Hardware type”一欄中選擇“ByteBlasterMV or ByteBlaster II”后單擊“OK”按鈕，下載電纜配置完成。，單擊“Close”按鈕即可。一般情況下，如果下載電纜不更換，一次配置就可以長(zhǎng)期使用了，不需要每次都設(shè)置。 設(shè)置編程器對(duì)話框 選擇下載電纜 下載電纜選擇完成下載。JTAG模式是軟件的默認(rèn)下載模式，相應(yīng)的下載文件為“.sof”格式。勾選下載文件“”右側(cè)的第一個(gè)小方框，將下載電纜連接好后，打開實(shí)驗(yàn)箱電源，然后單擊“Start”按鈕計(jì)算機(jī)就開始下載編程文件。 下載完畢（五）、器件下載編程與硬件實(shí)現(xiàn) 一）實(shí)驗(yàn)電路板上的連線用三位撥碼開關(guān)代表譯碼器的輸入端A、B、C，將之分別與實(shí)驗(yàn)箱上芯片的相應(yīng)管腳相連；用LED燈來表示譯碼器的輸出，將D0...D7對(duì)應(yīng)的管腳分別與8只LED燈相連。試驗(yàn)結(jié)果如下：ABCLED0LED1LED2LED3LED4LED5LED6LED7000滅亮亮亮亮亮亮亮100亮滅亮亮亮亮亮亮010亮亮滅亮亮亮亮亮110亮亮亮滅亮亮亮亮001亮亮亮亮滅亮亮亮101亮亮亮亮亮滅亮亮011亮亮亮亮亮亮滅亮111亮亮亮亮亮亮亮滅 四、回答問題對(duì)于復(fù)雜電路設(shè)計(jì)，比較原理圖與Verilog語言輸入設(shè)計(jì)的優(yōu)缺點(diǎn)；列出目前Altera公司的主要CPLD和FPGA芯片系列號(hào)，并寫出該系列中部分具體器件型號(hào)；說明實(shí)驗(yàn)所用FPGA芯片的具體型號(hào)及主要參數(shù)；說明編譯正確與時(shí)序仿真正確之間的區(qū)別；實(shí)驗(yàn)二 七段譯碼器設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康恼莆?段數(shù)碼管的使用方法，學(xué)習(xí)數(shù)字編碼的規(guī)則；進(jìn)一步熟悉Verilog語言設(shè)計(jì)方法；熟悉Quartus II軟件中邏輯宏單元的使用方法；二、硬件、軟件要求計(jì)算機(jī)、EDA實(shí)驗(yàn)箱、Quartus II軟件，下載電纜三、實(shí)驗(yàn)內(nèi)容及實(shí)驗(yàn)原理實(shí)驗(yàn)原理說明：a7段數(shù)碼管的結(jié)構(gòu)，：fbgecdpd 7段數(shù)碼管筆段名稱對(duì)應(yīng)于共陰數(shù)碼管，其真值表如下所示：輸入BCD碼對(duì)應(yīng)顯示數(shù)字gfedcba000000111111000110000110001021011011001131001111010041100110010151101101011061111101011170000111100081111111100191100111完成本實(shí)驗(yàn)可采用三種方法：1）利用上面所給的真值表，通過卡諾圖畫簡(jiǎn)，得到輸出的最簡(jiǎn)邏輯表達(dá)式，然后利用原理圖輸入方式完成邏輯電路設(shè)計(jì)； 2）在原理圖中通過調(diào)用Quartus II軟件的邏輯宏單元庫(kù)中的7449器件，完成BCD碼到7段顯示的譯碼電路，其幫助文檔內(nèi)容如下：BCDto7Segment DecoderDefault Signal Levels: GNDA, B, C, D VCCBINAHDL Function Prototype (port name and order also apply to Verilog HDL): FUNCTION 7449 (d, c, b, a, bin) RETURNS (oa, ob, oc, od, oe, 39。of39。, og)。Decimal | | |or | Inputs | Outputs | NotesFunction | | || D C B A BIN | OA OB OC OD OE OF OG |0 | L L L L H | H H H H H H L | *1 | L L L H H | L H H L L L L |2 | L L H L H | H H L H H L H |3 | L L H H H | H H H H L L