系統(tǒng)芯片soc設(shè)計(jì)(編輯修改稿)
2024-09-11 20:37 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 戶可使用 SystemC對(duì) SOC進(jìn)行描述，然后使用一般 C++編譯器及連接器（如 MicrosoftVisualC++、 BorlandC++和 GNUGCC等）對(duì)SystemC描述、調(diào)度器和相關(guān)的硬件類庫(kù)進(jìn)行編譯、鏈接，能夠產(chǎn)生可執(zhí)行的系統(tǒng)描述。 就 SOC本身而言，它解決了系統(tǒng)級(jí)設(shè)計(jì)所面臨的挑戰(zhàn)，SystemC功能之所以強(qiáng)大，在于它可以作為系統(tǒng)設(shè)計(jì)師、軟件工程師和硬件工程師的共同語(yǔ)言。 SystemC允許 IP模型的復(fù)用，可共用工具的集成開(kāi)發(fā)環(huán)境創(chuàng)建，完成從概念到實(shí)現(xiàn)的設(shè)計(jì)過(guò)程。同時(shí)，Verilog和 VHDL語(yǔ)言的 RTL級(jí)描述，現(xiàn)在也可以用 SystemC在 SoC設(shè)計(jì)中實(shí)現(xiàn)。 SystemC通過(guò)在 C++中增加了一個(gè)新類庫(kù)的方法，實(shí)現(xiàn)對(duì) C++的擴(kuò)充，這個(gè)新擴(kuò)充的類庫(kù)主要用來(lái)描述硬件模型的特性，擴(kuò)充的內(nèi)容包括：（ 1） 類模板 SCmodule： 其作用相當(dāng)于 VHDL語(yǔ)言的設(shè)計(jì)實(shí)體 ENTITY， 由它構(gòu)成系統(tǒng)模型的基本劃分單元。我們可以將硬件劃分為許多設(shè)計(jì)實(shí)體，每一個(gè)設(shè)計(jì)實(shí)體作為一個(gè) SCmodule， 每個(gè) SCmodule包括端口、構(gòu)造函數(shù)、數(shù)據(jù)成員、子模塊和進(jìn)程等描述。（ 2） 函數(shù) Process進(jìn)程：用于處理并發(fā)機(jī)制，包括 SCmodule、 SCthread和 SCcthread。 它可以實(shí)現(xiàn)硬件功能的仿真，可以被激活和掛起（由系統(tǒng)對(duì) C++多線程的調(diào)度能力實(shí)現(xiàn)）。SystemC提供了進(jìn)程對(duì) clock、 event和 wait語(yǔ)句的敏感和掛起機(jī)制，同時(shí)支持周期仿真機(jī)制。（ 3） Clock時(shí)鐘：用于處理硬件的定時(shí)特性。（ 4） 支持決斷和非決斷類型。（ 5） 支持 C++本身所有的數(shù)據(jù)類型，還定義了一些方便硬件仿真的數(shù)據(jù)類型。（ 6） 等待和觀察機(jī)制，用來(lái)處理重激發(fā)行為。（ 7） 多重設(shè)計(jì)層次的描述能力，具有對(duì)系統(tǒng)級(jí)到 RTL級(jí)的多層次描述能力，并且支持不同設(shè)計(jì)層次之間的混合描述及通信能力。為此，增加了模塊、端口、信號(hào)等描述，用于處理層次機(jī)制。（ 8） 用來(lái)處理抽象通信的抽象端口和協(xié)議機(jī)制。（ 9） 用 Systemmain將所有的模塊鏈接在一起，并提供時(shí)鐘產(chǎn)生器和調(diào)式器，可以在 SystemC中進(jìn)行調(diào)試、分析、逐步優(yōu)化設(shè)計(jì)模型。（ 10） 調(diào)試波形觀察： SystemC本身就是一個(gè) C++程序，可以用現(xiàn)有的 C++調(diào)試工具調(diào)試，也可以用 vcd等標(biāo)準(zhǔn)格式輸出波形。 使用 SystemC進(jìn)行系統(tǒng)設(shè)計(jì)的好處是多方面的，包括：（ 1）由于整個(gè)系統(tǒng)使用同一種語(yǔ)言所寫，系統(tǒng)設(shè)計(jì)者不必懂得多種語(yǔ)言，同時(shí)也省略了將硬件部分轉(zhuǎn)化為專用硬件描述語(yǔ)言（如Verilog和 VHDL） 的麻煩。（ 2）通過(guò)加入必要的硬件和時(shí)間結(jié)構(gòu)，設(shè)計(jì)可逐步優(yōu)化，產(chǎn)生好的設(shè)計(jì)，也能及早發(fā)現(xiàn)設(shè)計(jì)中的錯(cuò)誤。（ 3）由于能在設(shè)計(jì)的高層次級(jí)別中建模，程序容易寫，代碼少，減少了錯(cuò)誤的產(chǎn)生，也比傳統(tǒng)的仿真速度快，從系統(tǒng)級(jí)模塊到RTL級(jí)模塊，測(cè)試程序可以重復(fù)使用。 用 SystemC的系統(tǒng)級(jí)設(shè)計(jì)方法與傳統(tǒng)的系統(tǒng)級(jí)設(shè)計(jì)方法有所不同，傳統(tǒng)的系統(tǒng)級(jí)設(shè)計(jì)方法首先由系統(tǒng)設(shè)計(jì)師使用 C或 C++寫出系統(tǒng)功能模型，在系統(tǒng)級(jí)驗(yàn)證設(shè)計(jì)概念以及算法的正確性。當(dāng)概念和算法得到驗(yàn)證后，需要硬件實(shí)現(xiàn)的 C或 C++模型部分由手工轉(zhuǎn)換為 VHDL或 Verilog的描述，從而得到實(shí)際的硬件實(shí)現(xiàn)。但是該方法存在一些局限和問(wèn)題： （ 1）手工完成 C/C++到 Verilog/VHDL等 HDL的轉(zhuǎn)換：傳統(tǒng)的系統(tǒng)級(jí)設(shè)計(jì)方法中，設(shè)計(jì)人員先編寫 C/C++語(yǔ)言的系統(tǒng)模型，經(jīng)過(guò)驗(yàn)證功能滿足要求，再將這些系統(tǒng)級(jí)模型手工轉(zhuǎn)換為Verilog/VHDL等 HDL語(yǔ)言描述的模型，這個(gè)工作非常繁雜、冗長(zhǎng)、費(fèi)時(shí)且易出錯(cuò)。同時(shí)，它不能很好地實(shí)現(xiàn)軟 /硬件協(xié)同設(shè)計(jì)，硬件設(shè)計(jì)師在設(shè)計(jì)的后期才能參加到設(shè)計(jì)中，因此，不能在設(shè)計(jì)早期達(dá)成設(shè)計(jì)思想的一致。 （ 2） 系統(tǒng)模型與 HDL模
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