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系統(tǒng)芯片soc設計(編輯修改稿)

2025-09-11 20:37 本頁面
 

【文章內容簡介】 戶可使用 SystemC對 SOC進行描述,然后使用一般 C++編譯器及連接器(如 MicrosoftVisualC++、 BorlandC++和 GNUGCC等)對SystemC描述、調度器和相關的硬件類庫進行編譯、鏈接,能夠產(chǎn)生可執(zhí)行的系統(tǒng)描述。 就 SOC本身而言,它解決了系統(tǒng)級設計所面臨的挑戰(zhàn),SystemC功能之所以強大,在于它可以作為系統(tǒng)設計師、軟件工程師和硬件工程師的共同語言。 SystemC允許 IP模型的復用,可共用工具的集成開發(fā)環(huán)境創(chuàng)建,完成從概念到實現(xiàn)的設計過程。同時,Verilog和 VHDL語言的 RTL級描述,現(xiàn)在也可以用 SystemC在 SoC設計中實現(xiàn)。 SystemC通過在 C++中增加了一個新類庫的方法,實現(xiàn)對 C++的擴充,這個新擴充的類庫主要用來描述硬件模型的特性,擴充的內容包括:( 1) 類模板 SCmodule: 其作用相當于 VHDL語言的設計實體 ENTITY, 由它構成系統(tǒng)模型的基本劃分單元。我們可以將硬件劃分為許多設計實體,每一個設計實體作為一個 SCmodule, 每個 SCmodule包括端口、構造函數(shù)、數(shù)據(jù)成員、子模塊和進程等描述。( 2) 函數(shù) Process進程:用于處理并發(fā)機制,包括 SCmodule、 SCthread和 SCcthread。 它可以實現(xiàn)硬件功能的仿真,可以被激活和掛起(由系統(tǒng)對 C++多線程的調度能力實現(xiàn))。SystemC提供了進程對 clock、 event和 wait語句的敏感和掛起機制,同時支持周期仿真機制。( 3) Clock時鐘:用于處理硬件的定時特性。( 4) 支持決斷和非決斷類型。( 5) 支持 C++本身所有的數(shù)據(jù)類型,還定義了一些方便硬件仿真的數(shù)據(jù)類型。( 6) 等待和觀察機制,用來處理重激發(fā)行為。( 7) 多重設計層次的描述能力,具有對系統(tǒng)級到 RTL級的多層次描述能力,并且支持不同設計層次之間的混合描述及通信能力。為此,增加了模塊、端口、信號等描述,用于處理層次機制。( 8) 用來處理抽象通信的抽象端口和協(xié)議機制。( 9) 用 Systemmain將所有的模塊鏈接在一起,并提供時鐘產(chǎn)生器和調式器,可以在 SystemC中進行調試、分析、逐步優(yōu)化設計模型。( 10) 調試波形觀察: SystemC本身就是一個 C++程序,可以用現(xiàn)有的 C++調試工具調試,也可以用 vcd等標準格式輸出波形。 使用 SystemC進行系統(tǒng)設計的好處是多方面的,包括:( 1)由于整個系統(tǒng)使用同一種語言所寫,系統(tǒng)設計者不必懂得多種語言,同時也省略了將硬件部分轉化為專用硬件描述語言(如Verilog和 VHDL) 的麻煩。( 2)通過加入必要的硬件和時間結構,設計可逐步優(yōu)化,產(chǎn)生好的設計,也能及早發(fā)現(xiàn)設計中的錯誤。( 3)由于能在設計的高層次級別中建模,程序容易寫,代碼少,減少了錯誤的產(chǎn)生,也比傳統(tǒng)的仿真速度快,從系統(tǒng)級模塊到RTL級模塊,測試程序可以重復使用。 用 SystemC的系統(tǒng)級設計方法與傳統(tǒng)的系統(tǒng)級設計方法有所不同,傳統(tǒng)的系統(tǒng)級設計方法首先由系統(tǒng)設計師使用 C或 C++寫出系統(tǒng)功能模型,在系統(tǒng)級驗證設計概念以及算法的正確性。當概念和算法得到驗證后,需要硬件實現(xiàn)的 C或 C++模型部分由手工轉換為 VHDL或 Verilog的描述,從而得到實際的硬件實現(xiàn)。但是該方法存在一些局限和問題: ( 1)手工完成 C/C++到 Verilog/VHDL等 HDL的轉換:傳統(tǒng)的系統(tǒng)級設計方法中,設計人員先編寫 C/C++語言的系統(tǒng)模型,經(jīng)過驗證功能滿足要求,再將這些系統(tǒng)級模型手工轉換為Verilog/VHDL等 HDL語言描述的模型,這個工作非常繁雜、冗長、費時且易出錯。同時,它不能很好地實現(xiàn)軟 /硬件協(xié)同設計,硬件設計師在設計的后期才能參加到設計中,因此,不能在設計早期達成設計思想的一致。 ( 2) 系統(tǒng)模型與 HDL模
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