電子測(cè)量與儀器檢測(cè)實(shí)驗(yàn)報(bào)告(編輯修改稿)
2024-09-10 23:32 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 std_logic。BEGIN Syn_Sec_Pulse_Out = Syn_Sec_Pulse_Out_xhdl1。 PROCESS BEGIN WAIT UNTIL (Sig_X_In39。EVENT AND Sig_X_In = 39。139。)。 IF (Asyn_Sec_Pulse_In = 39。139。) THEN reg_Syn_Sec_Pulse_Out = 39。139。 ELSE reg_Syn_Sec_Pulse_Out = 39。039。 END IF。 END PROCESS。 Syn_Sec_Pulse_Out_xhdl1 = reg_Syn_Sec_Pulse_Out 。END Behavioral。library IEEE。use 。use 。use 。ENTITY zhangfengying _Counters IS PORT( Sig_X_In : IN std_logic。 CLK_50M : IN std_logic。 Syn_Sec_Pulse_In :IN std_logic。 CPU_CS :IN std_logic。 CPU_RD :IN std_logic。 CPU_Addr :IN std_logic。 CPU_RD_Data :OUT std_logic _vector(31 DOWNTO 0)。END Counters。ARCHITECTURE trandslated OF _Counters IS SIGNAL reg_CPU_RD_Data : std_logic _vector(31 DOWNTO 0)。 SIGNAL reg_CLK50M_N : std_logic _vector(31 DOWNTO 0)。 SIGNAL reg_SigX_N : std_logic _vector(31 DOWNTO 0)。 SIGNAL CNTR1_CLK50M : std_logic _vector(31 DOWNTO 0)。 SIGNAL CNTR2_SigX : std_logic _vector(31 DOWNTO 0)。 SIGNAL CPU_RD_Data_xhdl1 : std_logic _vector(31 DOWNTO 0)。BEGIN CPU_RD_Data = CPU_RD_Data_xhdl1。 PROCESS VARIABLE xhdl_initial : BOOLENA :=TRUE。 BEGIN IF(xhdl_initial)THEN CNTR1_CLK50M =00000000000000000000000000000000。 CNTR2_SigX = 00000000000000000000000000000000。 xhdl_initial :=FALSE。 ELSE WAIT。 END IF。 END PROCESS。 PROCESS BEGIN WAIT UNTTL (Syn_Sec_Pulse_IN39。EVENT AND Syn_Sec_Pulse_In=39。039。) OR (CLK50M39。EVENT AND CLK50M=39。139。)。 IF (NOT Syn_Sec_Pluse_In = 39。139。)THEN CNTR1_CLK50M = 00000000000000000000000000000000。 ELSE CNTR1_CLK50M = CNTR1_CLK50M+00000000000000000000000000000001。 END IF。 END PROCESS。 PROCESS BEGIN WAIT_UNTIL (Syn_Sec_Pulse_In39。EVENT AND Syn_Sec_Pulse_In = 39。039。)。 reg_CLK50M_N = CNTR1_CLK50M。 reg_SigX_N = CNTR2_SigX。 END PROCESS。 PROCESS BEGIN WAIT_UNTIL (CLK50M 39。EVENT AND CLK50M = 39。139。)。 IF((CPU_CS = 39。139。) AND (CPU_RD = 39。139。))THEN IF(CPU_Addr = 39。039。)THEN reg_CPU_RD_Data = reg_CLK50M_N。
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