【正文】 ASSERT (FALSE) REPORT 39。 CPU_RD = 39。 ELSE WAIT。 SIGNAL Sig_X_In : std_logic。END Behavioral。 Test_Asyn_Sec_Pulse : OUT std_logic。 END IF。)。 PROCESS BEGIN WAIT UNTTL (Syn_Sec_Pulse_IN39。 CPU_RD_Data :OUT std_logic _vector(31 DOWNTO 0)。 ELSE reg_Syn_Sec_Pulse_Out = 39。use 。 SIGNAL Asyn_Sec_Pulse_xhdl1 : std_logic。 4*、有條件的同學(xué)可以使用開發(fā)板做成模塊，再用單片機訪問。4）采用Verilog或者VHDL實現(xiàn)等精度測頻的模塊等精度測頻模塊是本實驗的核心模塊，也是我們實驗的主要內(nèi)容，要求同學(xué)們用VHDL或是Verilog語言中的至少一種寫出其功能，并用仿真工具進行時序仿真，驗證模塊的正確性。二、實驗儀器PC機一臺。三、實驗電路及原理說明圖21 多周期同步測頻的原理方框圖圖22 多周期同步測頻的工作波形圖 工作原理圖21給出了多周期同步測頻率的原理方框圖，圖22是對應(yīng)的工作波形圖。同步秒脈沖模塊：根據(jù)異步秒脈沖模塊產(chǎn)生的與待測信號同步的接近一秒的正電平，這里說的“同步”是相對于待測信號的，也就是說新生成的同步秒脈沖的起始時刻為待測信號的某一個上升沿（或下降沿），結(jié)束時刻也是待測信號的某一個上升沿（或下降沿）。而等精度測頻法使測試的閘門脈沖與待測信號完成了同步這樣就避免了多測一個和少測一個的誤差，因此對幾乎所有頻率是一樣的。)。ARCHITECTURE translated OF Syn_Sec_Pulse_Module IS SIGNAL reg_Syn_Sec_Pulse_Out : std_logic。END Behavioral。 SIGNAL CNTR1_CLK50M : std_logic _vector(31 DOWNTO 0)。139。EVENT AND CLK50M = 39。END Behavioral。 SIGNAL CPU_RD_Data_xhdl1 : std_logic _vector(31 DOWNTO 0)。ENTITY test IS END test。 SIGNAL CPU_RD_Data : std_logic _vector(31 DOWNTO 0)。039。 CPU_CS = 39。 END IF。039。 END IF。039。 CPU_Addr : IN std_logic。 U1 : _Asyn_Sec_Pulse_Module PORT MAP ( CLK_50M = CLK_50M, Asyn_Sec_Pulse = Asyn_Sec_Pulse)。 CLK_50M : IN std_logic。139。 END IF。 CNTR2_SigX = 00000000000000000000000000000000。 CLK_50M : IN std_logic。)。 Asyn_Sec_Pulse_xhdl1 = reg_Asyn_Sec_Pulse 。ENTITY _Asyn_Sec_Pulse_Module IS PORT ( CLK_50M : in std_logic。 三個模塊之間的連接上文所講的三個模塊必須通過的正確的連接，產(chǎn)生一個更大的頂層模塊才能完成等精度測頻的任務(wù)。 系統(tǒng)整體框圖圖23 等精度測頻的系統(tǒng)總體框圖 框圖解釋：波形變換器用來將待測正弦波變換成同頻率的方波，以便于后面的數(shù)字電路的處理，通常使用比較器或是施密特觸發(fā)器來完成。信息工程學(xué)院電子測量與儀器檢測實驗報告 題目：等精度同步測頻 班級： 學(xué)號： 姓名： 老師： 2012年6月4日實驗二 等精度同步測頻一、實驗?zāi)康?掌握等精度同步測頻的工作原理。多周期同步計數(shù)器測頻的誤差為：，N為T時間內(nèi)晶振震蕩的次數(shù)。當(dāng)CPU讀出這兩個寄存器中的數(shù)據(jù)之后就可以統(tǒng)