電子測量與儀器檢測實(shí)驗(yàn)報(bào)告(文件)
【正文】 0000000000000000000000000000000。 END PROCESS。) OR (CLK50M39。 IF (NOT Syn_Sec_Pluse_In = 39。 END IF。039。 END PROCESS。)。139。 ELSE reg_CPU_RD_Data = reg_SigX_N 。 END PROCESS。use 。 CLK_50M : IN std_logic。 CPU_RD_Data : OUT std_logic _vector(31 DOWNTO 0)。ARCHITECTURE translated OF _Test_Freq_Metor_Top IS SIGNAL Asyn_Sec_Pulse : std_logic。 SIGNAL Test_Syn_Sec_Pulse_xhdl3 : std_logic。 U1 : _Asyn_Sec_Pulse_Module PORT MAP ( CLK_50M = CLK_50M, Asyn_Sec_Pulse = Asyn_Sec_Pulse)。 Test_Syn_Sec_Pulse_xhdl3 = Syn_Sec_Pulse 。use 。 COMPONENT Test_Freq_Metor_Top PORT ( Sig_X_In : IN std_logic。 CPU_Addr : IN std_logic。 END COMPONENT。 SIGNAL CPU_RD : std_logic。 SIGNAL Test_Syn_Sec_Pulse : std_logic。039。 xhdl_initial := FALSE。 PROCESS VARIABLE xhdl_initial : BOOLEAN := TRUE。 Sig_X_In = NOT Sig_X_In。 END IF。039。039。 CPU_RD = 39。039。 WAIT FOR 5000 * xhdl_timescale。 xhdl_initial := FALSE。END Behavioral。 END IF。$finish39。 CPU_Addr = 39。 WAIT FOR 10 * xhdl_timescale。 CPU_CS = 39。039。 PROCESS VARIABLE xhdl_initial : BOOLEAN := TRUE。 xhdl_initial := FALSE。039。 END IF。 CLK_50M = NOT CLK_50M。 PROCESS VARIABLE xhdl_initial : BOOLEAN := TRUE。 SIGNAL CPU_RD_Data : std_logic _vector(31 DOWNTO 0)。 SIGNAL CLK_50M : std_logic。 Test_Asyn_Sec_Pulse : OUT std_logic。 CPU_CS : IN std_logic。ENTITY test IS END test。library IEEE。 U3 : _Counters PORT MAP ( Sig_X_In = Sig_X_In, CLK_50M = CLK_50M, Syn_Sec_Pulse_In = Syn_Sec_Pulse, CPU_CS = CPU_CS, CPU_RD = CPU_RD, CPU_Addr = CPU_Addr, CPU_RD_Data = CPU_RD_Data_xhdl1)。 Test_Asyn_Sec_Pulse = Test_Asyn_Sec_Pulse_xhdl2。 SIGNAL CPU_RD_Data_xhdl1 : std_logic _vector(31 DOWNTO 0)。 Test_Syn_Sec_Pulse : OUT std_logic)。 CPU_RD : IN std_logic。use 。END Behavioral。
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