【正文】 IGNAL CPU_RD_Data_xhdl1 : std_logic _vector(31 DOWNTO 0)。 CPU_RD : IN std_logic。END Behavioral。039。EVENT AND CLK50M = 39。 PROCESS BEGIN WAIT_UNTIL (Syn_Sec_Pulse_In39。139。 ELSE WAIT。 SIGNAL CNTR1_CLK50M : std_logic _vector(31 DOWNTO 0)。 CPU_CS :IN std_logic。END Behavioral。139。ARCHITECTURE translated OF Syn_Sec_Pulse_Module IS SIGNAL reg_Syn_Sec_Pulse_Out : std_logic。library IEEE。)。END _Asyn_Sec_Pulse_Module。而等精度測(cè)頻法使測(cè)試的閘門脈沖與待測(cè)信號(hào)完成了同步這樣就避免了多測(cè)一個(gè)和少測(cè)一個(gè)的誤差，因此對(duì)幾乎所有頻率是一樣的。四、實(shí)驗(yàn)過(guò)程 在電腦上安裝Quartus II或Maxplus II，最好是安裝Quartus II。同步秒脈沖模塊：根據(jù)異步秒脈沖模塊產(chǎn)生的與待測(cè)信號(hào)同步的接近一秒的正電平，這里說(shuō)的“同步”是相對(duì)于待測(cè)信號(hào)的，也就是說(shuō)新生成的同步秒脈沖的起始時(shí)刻為待測(cè)信號(hào)的某一個(gè)上升沿（或下降沿），結(jié)束時(shí)刻也是待測(cè)信號(hào)的某一個(gè)上升沿（或下降沿）。CPU用來(lái)讀取“等精度測(cè)頻”模塊中的兩個(gè)計(jì)數(shù)值，再利用這兩個(gè)計(jì)數(shù)值推算出待測(cè)信號(hào)的頻率，并獲取按鍵指令以及控制顯示設(shè)備用來(lái)顯示結(jié)果。三、實(shí)驗(yàn)電路及原理說(shuō)明圖21 多周期同步測(cè)頻的原理方框圖圖22 多周期同步測(cè)頻的工作波形圖 工作原理圖21給出了多周期同步測(cè)頻率的原理方框圖，圖22是對(duì)應(yīng)的工作波形圖。 掌握用硬件描述語(yǔ)言實(shí)現(xiàn)自己設(shè)計(jì)方案的方法。二、實(shí)驗(yàn)儀器PC機(jī)一臺(tái)。這時(shí)，誤差僅發(fā)生在計(jì)數(shù)器2對(duì)的計(jì)數(shù)值上，因?yàn)橹鏖T2與之間并無(wú)同步關(guān)系，故仍存在量化誤差。4）采用Verilog或者VHDL實(shí)現(xiàn)等精度測(cè)頻的模塊等精度測(cè)頻模塊是本實(shí)驗(yàn)的核心模塊，也是我們實(shí)驗(yàn)的主要內(nèi)容，要求同學(xué)們用VHDL或是Verilog語(yǔ)言中的至少一種寫出其功能，并用仿真工具進(jìn)行時(shí)序仿真，驗(yàn)證模塊的正確性。一秒結(jié)束后計(jì)數(shù)的最終結(jié)果存放在reg_CLK50M_N和reg_SigX_N中。 4*、有條件的同學(xué)可以使用開發(fā)板做成模塊，再用單片機(jī)訪問(wèn)。use 。 SIGNAL Asyn_Sec_Pulse_xhdl1 : std_logic。 reg_Asyn_Sec_Pulse = NOT reg_Asyn_Sec_Pulse。use 。 PROCESS BEGIN WAIT UNTIL (Sig_X_In39。 ELSE reg_Syn_Sec_Pulse_Out = 39。use 。 CPU_RD_Data :OUT std_logic _vector(31 DOWNTO 0)。BEGIN CPU_RD_Data = CPU_RD_Data_xhdl1。 PROCESS BEGIN WAIT UNTTL (Syn_Sec_Pulse_IN39。139。)。 IF((CPU_CS = 39。 END IF。use 。 Test_Asyn_Sec_Pulse : OUT std_logic。 BEGIN CPU_RD_Data = CPU_RD_Data_xhdl1。END Behavioral。 CLK_50M : IN std_logic。 SIGNAL Sig_X_In : std_logic。 BEGIN U : Test_Freq_Metor_Top PORT MAP ( Sig_X_In = Sig_X_In, CLK_50M = CLK_50M, CPU_CS = CPU_CS, CPU_RD = CPU_RD, CPU_Addr = CPU_Addr, CPU_RD_Data = CPU_RD_Data, Test_Asyn_Sec_Pulse = Test_Asyn_Sec_Pulse, Test_Syn_Sec_Pulse = Test_Syn_Sec_Pulse)。 ELSE WAIT。 END LOOP。 CPU_RD = 39。139。 ASSERT (FALSE) REPORT 39。