【文章內容簡介】 33) (334)圖38　HB抽取前后頻譜混疊圖圖37中的HB濾波器，在有一定過渡帶，因此，HB濾波器并不滿足抽取無混疊條件，必然會產生混疊。假設有一個全頻信號x(n)，經過HB濾波器，2倍抽取前和抽取后的頻譜混疊圖38所示。從圖中可以看出， 0到的區(qū)間內，只有區(qū)間是不混疊的，而在區(qū)間內是有混疊的，因此，在這一頻段的信號經2倍抽取后是無法恢復的，但是如果信號的頻帶全在內，是可以恢復的[15]。所以，如果信號處于HB濾波器的通帶內，濾波后再作抽取是安全的。從HB濾波器的幅頻特性可以看出一級HB濾波器只能用做2倍抽取前得抗混疊濾波，如果要實現(xiàn)2的n次冪抽取，就必須采用多級級聯(lián)的方式。 FIR濾波器 數(shù)字濾波器主要分為有限沖激響應濾波器FIR和無限沖激響應濾波器IIR兩類。在多速率信號處理中，由于FIR濾波器具有線性相位和穩(wěn)定性等優(yōu)點，該濾波器得到了廣泛的使用，其濾波器的設計也日趨成熟。 FIR濾波器原理假設N階FIR濾波器的沖激響應函數(shù)為h(n)，其頻率響應為 (335)其z域的傳輸函數(shù)形式為 (336)可以看出，F(xiàn)IR濾波器只在原點存在極點，因此，F(xiàn)IR濾波器具有很好的穩(wěn)定性。按照對稱方式的不同[4]，可以將FIR濾波器分為以下4種：H(n)為偶對稱,且N為奇數(shù) (337)H(n)為偶對稱,且N為偶數(shù)，不適合做高通濾波器 (338)H(n)為奇對稱,且N為奇數(shù)，不適合做高通和低通濾波器 (339)H(n)為奇對稱,且N為偶數(shù)，不適合做低通濾波器 (340)當數(shù)字系統(tǒng)設計的時，應用最多的是滿足線性相位的FIR濾波器。沖激響應對中心點偶對稱是線性相位的FIR濾波器的必要條件，即滿足以下式子 (341)在以上所述的4種形式的FIR濾波器中，前兩種形式的FIR濾波器滿足線性條件。不論N是奇數(shù)還是偶數(shù)，濾波器的相位特性均可以表示為 (342)求和R1Rn1R0Rn乘法器乘法器乘法器 FIR的FPGA實現(xiàn)結構圖39　FIR濾波器的串行改進結構fir濾波器的實現(xiàn)結構有多種方法，應用最多的是串行結構，并行結構和分布式結構。采用串行結構來實現(xiàn)時所使用的硬件資源較少，因此，本設計中采用串行結構實現(xiàn)FIR濾波器，由于FIR濾波器具有對稱系數(shù)，因此可先進行加法運算，然后把結果在進行串行乘累加運算。改進的串行結構圖如圖39所示。 直接數(shù)字合成（DDS）技術DDS的工作原理[16]為：在參考時鐘的驅動下，相位累加器對頻率控制字進行線性累加，得到的相位碼對波形存儲器尋址，使之輸出相對應的幅度碼，經過A/D轉換得到相應的階梯波，最后再使用低通濾波器進行平滑濾波，得到所需頻率的波形，其結構如圖310所示。圖310 DDS的結構框圖相位累加器由N位加法器和N位累加寄存器級聯(lián)組成，結構如圖311所示。每當來一個時鐘脈沖，加法器就將頻率控制字K與累加寄存器輸出的數(shù)據(jù)相加，并且把相加后的結果送到累加寄存器的數(shù)據(jù)輸入端。此時，累加寄存器將加法器在上一個時鐘脈沖作用后所產生的新相位數(shù)據(jù)反饋到加法器的輸入端，以便加法器在下一個時鐘的作用下繼續(xù)與頻率控制字相加。這樣，在時鐘脈沖的作用下，相位累加器不斷地對頻率控制字進行線性累加。圖311 DDS相位累加器由此可以看出，每個時鐘脈沖到來時，相位累加器就會把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位，相位累加器的溢出頻率就是DDS輸出的信號頻率。將相位累加器輸出的數(shù)據(jù)作為波形存儲器（ROM），經查找表查出，完成相位到幅值的轉換。DDS模塊的輸出頻率和系統(tǒng)工作頻率、相位累加器比特數(shù)N及頻率控制字K相關，三者的數(shù)學關系為： (343)它的頻率分辨率，即頻率的變化間隔： (344)第4章 系統(tǒng)總體設計和核心模塊設計 多速率系統(tǒng)方案總體設計 多速率系統(tǒng)總結構在第二章方案論證中，分析了三種實現(xiàn)方案，最終決定該系統(tǒng)采用CIC濾波器，HB濾波器、FIR濾波器和抽取器實現(xiàn)。多速率系統(tǒng)的第一級通常為CIC濾波器抽取，由于它沒有乘法器，只有加法器和寄存器，非常適合大倍數(shù)的抽取。所以原則上把總抽取倍數(shù)的80%的抽取任務都交給CIC完成。第二級HB濾波器抽取，使用該濾波器的原因在于與常規(guī)FIR濾波器相比，HB節(jié)省一半的硬件資源，更重要的是它的阻帶抑制比CIC好。將CIC和HB相結合就可以發(fā)揮各自的優(yōu)點，更好的實現(xiàn)抽取濾波。而最后一級采用FIR濾波器的目的在于精確濾波，通常FIR濾波以后不用再抽取了。FIR要嚴格按照信號的帶寬設計。該系統(tǒng)的多速率處理模塊原理框圖和原理圖分別如圖442所示：圖41 多速率處理模塊原理框圖圖42 多速率處理系統(tǒng)原理圖假設碼元率為R(bps)的二進制信號，那么，其基帶信號S所含有的最大帶寬B為 (41)定義采樣率fs與S的最大帶寬B的比值為C，其表達式如下 (42)多速率系統(tǒng)能夠將A/D器件輸出數(shù)據(jù)的C值變小。通常，從A/D器件輸出的數(shù)據(jù)的C值比較大，在通過多速率處理系統(tǒng)后， C值會變小，即的值變小了。對于每一種速率，都應該明確計算如下表中所示的參數(shù)，并根據(jù)表41的參數(shù)計算表42的參數(shù)。表41　　給定的參數(shù)表參數(shù)類型碼元速率基帶信號帶寬A/D采樣率符號RBfs單位bpsHzsps解釋每秒發(fā)送的碼元個數(shù)在數(shù)值上B=R每秒多少個采樣值表42　　需要計算的的參數(shù)表參數(shù)類型符號單位解釋輸入信號采樣率fssps每秒多少個采樣值理論輸出采樣率fsdsps每秒多少個采樣值總抽取倍數(shù)D倍D= int(fs/fsd)CIC抽取倍數(shù)D1倍D=D1*D2HB抽取倍數(shù)D2倍D=D1*D2本設計中，輸入信號采樣率為160M，輸出采樣率為20M。總抽取倍數(shù)=8，由前面的分析可知，CIC用來實現(xiàn)較大倍數(shù)的抽取，HB更適合用于2倍的抽取。因此，本設計中，用CIC抽取濾波器實現(xiàn)4倍的抽取，HB抽取濾波器實現(xiàn)2倍的抽取。 核心模塊設計 DDS模塊設計由第三章的理論闡述得知，DDS由相位累加器、相位加法器、正弦波形存儲表組成。分析DDS的工作原理可以看出，無論是波形存儲表的深度還是字節(jié)內的比特數(shù)，對DDS的性能影響都很大，都是DDS的關鍵參數(shù)[14]：1)正弦波形存儲器的地址數(shù)決定了相位量化誤差，一個N位的相位累加器對應相位圓上2N個相位點，其最高分辨率為 (43)2)每個地址對應的比特數(shù)決定了幅度量化誤差，每個地址對應的比特數(shù)越多，量化誤差越小，DDS的性能越高，但ROM表占用的資源也會隨之增高。DDS模塊的輸出頻率、系統(tǒng)工作頻率、相位累加器比特數(shù)N及頻率控制字K的數(shù)學關系為： (44)累加器的字長決定了DDS的頻率精度，但由于受存儲容量的限制，為了有足夠高的頻率分辨率，累加器的位數(shù)要足夠大。要提高分辨率[17]，可以增大位數(shù)N，也可降低時鐘頻率，由于位數(shù)N的增大會使耗費的時間變長，因此，在保證輸出頻率的基礎上，可以通過降低參考頻率來提高分辨率。如果直接將累加器的輸出結果作為正弦查找表的輸入地址，正弦查找表將會變得很長，這樣會浪費存儲資源。為了解決存儲器容量過大的問題，并不是將N位相位累加器全都用來尋址ROM。相反，只是取其中的高M位來尋址ROM，而把低(NM)位舍去，同時保留累加器中所使用的位數(shù)。這種方法稱作相位截斷。經過理論分析，本設計中采用32位的相位累加器，地址線采用高10位。由式（44）可以看出，只要知道其中的任意三個，就可以得到另一個的值。經計算得，當要輸出頻率為2M的正弦波時，頻率控制字K=53687091。該DDS模塊的框圖如圖43所示。圖43 DDS模塊框圖在本設計中，需要借助MATLAB生成ROM中的定點正、余弦波形數(shù)值。整體過程[16]主要分為下面3步：、余弦波形的浮點值，將數(shù)值量化成16bit的定點波形數(shù)值。詳細代碼見附件4。在C盤根目錄下，把每一行之間的空格替換成“，”，并在最后一行添加一個分號“；”。最后在文件的最開始添加下面兩行：memory_initialization_radix=10。memory_initialization_vector=。然后保存退出。新建一個BLOCKRAM的IP Core，其位置為Memeriesamp。Storage Elements RAMsamp。ROMs Block Memory Generator ，在第一頁選擇single port rom，在第二頁選擇位寬為1深度為1024，然后雙擊finish，完成IP Core的生成。 CIC濾波器設計在第三章中已討論過， CIC濾波器結構主要由三部分構成：積分模塊，抽取模塊，梳妝模塊?，F(xiàn)就此三個模塊的具體設計和注意事項進行相關闡述。設計CIC抽取濾波器時，主要需要考慮的參數(shù)有抽取因子D，級數(shù)N，數(shù)據(jù)位寬，內部寄存器位寬,帶內紋波，阻帶衰減。N級CIC抽取濾波器的實現(xiàn)結構圖如圖44所示。其結構表面上看來比較復雜，但實際上只有前述的三個核心模塊[17]：積分模塊，抽取模塊，梳妝模塊。D倍抽取圖44　　N級CIC抽取濾波器實現(xiàn)框圖　積分模塊積分模塊的時域和頻域表達式如下，從頻域表達式中可以看出，該積分器是一個非穩(wěn)定系統(tǒng)，從時域表達式中，可知該模塊的輸出可能無 (45) (46)限增大。由于數(shù)字系統(tǒng)大多是有限位寬，因此該模塊的輸出很有可能導致溢出。在設計時，CIC濾波器中用于的積分模塊和梳狀模塊的寄存器都需要進行補位運算。假設輸入信號x(n)的位寬為，則可以通過式（47）求得CIC濾波器中寄存器的最小位寬 (47)其中，表示取大于或等于的最小整數(shù)。只要內部寄存器的位寬大于，該系統(tǒng)就不會溢出。其中，D為抽取倍數(shù)，N為濾波器階數(shù)。其硬件電路實現(xiàn)結構圖如圖45所示。圖45　　CIC積分模塊實現(xiàn)框圖　抽取模塊抽取模塊的時域表達式如下，即每D個點保留一個點 (48)在實現(xiàn)數(shù)據(jù)的抽取時，可以通過對時鐘clk1分頻產生梳狀模塊的觸發(fā)時鐘clk2，由clk2控制數(shù)據(jù)的輸出。由于clk2比clk1的周期長，因此，輸出數(shù)據(jù)的采樣率就下降了。其結構原理圖如圖46所示，通過改變分頻器中D的值，就可以改變抽取倍數(shù)[18]。圖46　　CIC抽取模塊實現(xiàn)框圖在時鐘精度要求不是很高時，可以采用分頻產生所需要的時鐘信號。但是，在有些時候，由于一些原因，分頻所產生的信號會有毛刺產生[19]，特別是在精度要求很高的場合，分頻并不適用。在本設計中，不采用分頻時鐘信號來驅動后續(xù)模塊，只是讓該信號充當使能信號，驅動后續(xù)模塊?！∈釥钅K梳狀濾波器模塊的時域和頻域表達式如下 (49) (410)其實就是一個差分電路，模塊輸出為當前時刻值和前一個時刻值的差。實現(xiàn)結構原理圖如圖47所示。圖47　　CIC梳妝模塊實現(xiàn)框圖　CIC參數(shù)計算從圖42可以看出，當級數(shù)N確定后，不同抽取倍數(shù)的CIC濾波器在結構上都是一致的，不同的是抽取因子D。而不同的D值會影響內部寄存器位寬,帶內紋波和阻帶衰減。因此，D值的大小，要按照信號的帶寬B，輸入采樣率fs和輸出采樣率fsd[20]綜合考慮，這些參數(shù)之間的關系以及計算步驟主要如下：（1）根據(jù)信號帶寬B、輸入采樣率fs和輸出采樣率fsd確定D的值和取值范圍 (411) （2）確定級數(shù)N：通過計算D值，求得對應CIC的阻帶衰減，并和阻帶衰減比較，看看是否滿足實際需求（一般來說，）。若不滿足，則需要增加級數(shù)，通過反復計算，最終確定級數(shù)N。(412)信號帶寬一定的情況下可以通過多級級聯(lián)的方式增大阻帶衰減。但隨著N的增加，通帶紋波會增大，N一般取4或者5。（3）確定抽取因子D的實際值：通過計算帶內紋波，并和阻帶衰減比較，看看是否滿足實際需求（一般來說，）。若不滿足，則需要增加級數(shù)，通過反復計算，最終確定D。