最新數(shù)字跑表設(shè)計(jì)(編輯修改稿)
2025-07-27 22:25 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 清除操作用開(kāi)關(guān)二來(lái)實(shí)現(xiàn)對(duì)數(shù)字的暫停操作五、 體會(huì)我初步掌握了VerilogHDL這種目前應(yīng)用最廣泛的硬件描述語(yǔ)言的編寫(xiě)方法以及聯(lián)機(jī)下載到硬件驗(yàn)證的整個(gè)流程，圓滿完成了設(shè)計(jì)任務(wù)。程序設(shè)計(jì)是這次實(shí)驗(yàn)的重點(diǎn)，通過(guò)老師上課講的內(nèi)容自己實(shí)際做了進(jìn)位程序以及分頻程序，基本掌握了它的使用。在寫(xiě)完程序后，發(fā)現(xiàn)不能調(diào)用各個(gè)程序模塊，后來(lái)在同學(xué)的點(diǎn)撥下改成使用程序模塊來(lái)生成具體的模塊來(lái)使整個(gè)系統(tǒng)正常工作。程序設(shè)計(jì)遇到了數(shù)碼管無(wú)法顯示的瓶頸，在老師的指導(dǎo)下最終解決了這一問(wèn)題。在此次課程設(shè)計(jì)過(guò)程中，我提升了自己的自學(xué)能力和動(dòng)手能力，這也是一筆很大的收獲。代碼：`timescale 1ns / 1psmodule paobiao(CLK,CLR,PAUSE,DATA1)。input CLK,CLR。input PAUSE。output[13:0] DATA1。reg[3:0] MSH,MSL,SH,SL,MH,ML,dig。reg 1,2。reg [10:0] div_count1。reg [18:0] div_count。reg timer_clk。always @(posedge CLK or posedge CLR) if(CLR) div_count = 1939。h0。 else if(div_count == 1939。h7a11f) div_count = 1939。h0。 else div_count = div_count+139。b1。always @ (posedge CLK or posedge CLR) if(CLR) timer_clk = 139。b0。 else if(div_count== 0) timer_clk = 139。b1。 else timer_clk = 139。b0。 always @(posedge timer_clk or posedge CLR)beginif(CLR) begin {MSH,MSL}=839。h00。 1=0。
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