最新數(shù)字跑表設計(編輯修改稿)
2024-07-27 22:25 本頁面
【文章內(nèi)容簡介】 清除操作用開關二來實現(xiàn)對數(shù)字的暫停操作五、 體會我初步掌握了VerilogHDL這種目前應用最廣泛的硬件描述語言的編寫方法以及聯(lián)機下載到硬件驗證的整個流程，圓滿完成了設計任務。程序設計是這次實驗的重點，通過老師上課講的內(nèi)容自己實際做了進位程序以及分頻程序，基本掌握了它的使用。在寫完程序后，發(fā)現(xiàn)不能調(diào)用各個程序模塊，后來在同學的點撥下改成使用程序模塊來生成具體的模塊來使整個系統(tǒng)正常工作。程序設計遇到了數(shù)碼管無法顯示的瓶頸，在老師的指導下最終解決了這一問題。在此次課程設計過程中，我提升了自己的自學能力和動手能力，這也是一筆很大的收獲。代碼：`timescale 1ns / 1psmodule paobiao(CLK,CLR,PAUSE,DATA1)。input CLK,CLR。input PAUSE。output[13:0] DATA1。reg[3:0] MSH,MSL,SH,SL,MH,ML,dig。reg 1,2。reg [10:0] div_count1。reg [18:0] div_count。reg timer_clk。always @(posedge CLK or posedge CLR) if(CLR) div_count = 1939。h0。 else if(div_count == 1939。h7a11f) div_count = 1939。h0。 else div_count = div_count+139。b1。always @ (posedge CLK or posedge CLR) if(CLR) timer_clk = 139。b0。 else if(div_count== 0) timer_clk = 139。b1。 else timer_clk = 139。b0。 always @(posedge timer_clk or posedge CLR)beginif(CLR) begin {MSH,MSL}=839。h00。 1=0。
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