最新vhdl課程設(shè)計(jì)數(shù)字鐘(編輯修改稿)
2025-07-26 02:04 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 0計(jì)時(shí)到59，然后回到00，重新計(jì)時(shí)。在分位進(jìn)行計(jì)時(shí)的過(guò)程中。分計(jì)時(shí)器是由一個(gè)60進(jìn)制的計(jì)數(shù)器構(gòu)成的，具有置數(shù)和計(jì)數(shù)功能。其中rst為置數(shù)信號(hào)，當(dāng)rst為1時(shí)，分計(jì)時(shí)器置數(shù)。minmin0為分計(jì)時(shí)器的高位和低位輸出。. 小時(shí)計(jì)時(shí)模塊將“小時(shí)計(jì)時(shí)脈沖”clk接信號(hào)源單元的1HZ脈沖信號(hào)，此時(shí)小時(shí)顯示將從00計(jì)時(shí)到24，然后回到00，重新計(jì)時(shí)。時(shí)計(jì)時(shí)器是由一個(gè)24進(jìn)制的計(jì)數(shù)器構(gòu)成的，具有置數(shù)和計(jì)數(shù)功能。其中的rst為置數(shù)信號(hào)，當(dāng)rst為1時(shí)，時(shí)計(jì)時(shí)器置數(shù)。hrhr0為時(shí)計(jì)時(shí)器的高位和低位輸出。, 報(bào)時(shí)模塊當(dāng)分位到59時(shí)，秒位計(jì)到51秒、53秒、55秒、57秒、59秒時(shí)報(bào)時(shí)一次，而后小時(shí)位加1。4. 源程序. 數(shù)字鐘整體程序整個(gè)程序分為六個(gè)部分，分別為分頻部分、校時(shí)部分、秒部分、分部分、小時(shí)部分和報(bào)時(shí)部分。. VHDL程序及波形分析. VHDL程序 library ieee。 use 。 use 。 entity clock is port(clk1,rst,setsec,setmin,sethour:in std_logic。 sec1,sec0,min1,min0,hr1,hr0:buffer std_logic_vector(3 downto 0)。 speaker:out std_logic)。 end entity。 architecture one of clock is signal tmp,clk:std_logic。 begin p0:process(clk) 分頻注釋見① variable count :std_logic_vector(1 downto 0)。 begin if(clk139。event and clk1=39。139。) then if(count=10) then count:=(others=39。039。)。 tmp=not tmp。 else count:=count+1。 end if。end if。end process p0。clk=tmp。 p1:process(clk,rst,setsec,setmin,sethour)校時(shí)注釋見② variable s1,s0,m1,m0,h1,h0:std_logic_vector(3 downto 0)。 begin if clk39。event and clk=39。139。 then if rst=39。139。 then if setsec=39。139。 then s0:=s0+1。 if s0=1010 then s0:=0000。 s1:=s1+1。 if s1=0110 then s1:=0000。 end if。 end if。 end if。 if setmin=39。139。 then m0:=m0+1。 if m0=1010 then m0:=0000。 m1:=m1+1。
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