四種常用fpgacpld設(shè)計(jì)思想與技巧(編輯修改稿)
2025-07-26 22:58 本頁面
【文章內(nèi)容簡介】 計(jì)技巧 串并轉(zhuǎn)換是FPGA設(shè)計(jì)的一個重要技巧，它是數(shù)據(jù)流處理的常用手段，也是面積與速度互換思想的直接體現(xiàn)。串并轉(zhuǎn)換的實(shí)現(xiàn)方法多種多樣，根據(jù)數(shù)據(jù)的排序和數(shù) 量的要求，可以選用寄存器、RAM等實(shí)現(xiàn)。前面在乒乓操作的圖例中，就是通過DPRAM實(shí)現(xiàn)了數(shù)據(jù)流的串并轉(zhuǎn)換，而且由于使用了DPRAM，數(shù)據(jù)的緩沖區(qū) 可以開得很大，對于數(shù)量比較小的設(shè)計(jì)可以采用寄存器完成串并轉(zhuǎn)換。如無特殊需求，應(yīng)該用同步時序設(shè)計(jì)完成串并之間的轉(zhuǎn)換。比如數(shù)據(jù)從串行到并行，數(shù)據(jù)排列 順序是高位在前，可以用下面的編碼實(shí)現(xiàn)： prl_temp={prl_temp,srl_in}。 其中，prl_temp是并行輸出緩存寄存器，srl_in是串行數(shù)據(jù)輸入。對于排列順序有規(guī)定的串并轉(zhuǎn)換，可以用case語句判斷實(shí)現(xiàn)。對于復(fù)雜的串并轉(zhuǎn)換，還可以用狀態(tài)機(jī)實(shí)現(xiàn)。串并轉(zhuǎn)換的方法比較簡單，在此不必贅述。流水線操作設(shè)計(jì)思想 首先需要聲明的是，這里所講述的流水線是指一種處理流程和順序操作的設(shè)計(jì)思想，并非FPGA、ASIC設(shè)計(jì)中優(yōu)化時序所用的“Pipelining”。 流水線處理是高速設(shè)計(jì)中的一個常用設(shè)計(jì)手段。如果某個設(shè)計(jì)的處理流程分為若干步驟，而且整個數(shù)據(jù)處理是“單流向”的，即沒有反饋或者迭代運(yùn)算，前一個步驟的輸出是下一個步驟的輸入，則可以考慮采用流水線設(shè)計(jì)方法來提高系統(tǒng)的工作頻率。 流水線設(shè)計(jì)的結(jié)構(gòu)示意圖如圖3所示。其基本結(jié)構(gòu)為：將適當(dāng)劃分的n個操作步驟單流向串聯(lián)起來。流水線操作的最大特點(diǎn)和要求是，數(shù)據(jù)流在各個步驟的處理從時 間上看是連續(xù)的，如果將每個操作步驟簡化假設(shè)為通過一個D觸發(fā)器(就是用寄存器打一個節(jié)拍)，那么流水線操作就類似一個移位寄存器組，數(shù)據(jù)流依次流經(jīng)D觸 發(fā)器，完成每個步驟的操作。流水線設(shè)計(jì)時序如圖4所示。 流水線設(shè)計(jì)的一個關(guān)鍵在于整個設(shè)計(jì)時序的合理安排，要求每個操作步驟的劃分合理。如果前級操作時間恰好等于后級的操作時間，設(shè)計(jì)最為簡單，前級的輸出直接 匯入后級的輸入即可；如果前級操作時間大于后級的操作時間，則需要對前級的輸出數(shù)據(jù)適當(dāng)緩存才能匯入到后級輸入端；如果前級操作時間恰好小于后級的操作時 間，則必須通過復(fù)制邏輯，將數(shù)據(jù)流分流，或者在前級對數(shù)據(jù)采用存儲、后處理方式，否則會造成后級數(shù)據(jù)溢出。 在WCDMA設(shè)計(jì)中經(jīng)常使用到流水線處理的方法，如RAKE接收機(jī)、搜索器、前導(dǎo)捕獲等。流水線處理方
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