【文章內(nèi)容簡(jiǎn)介】 測(cè)試質(zhì)量的前提下，能有效地減少測(cè)試數(shù)據(jù)量和測(cè)試時(shí)間，因此有著巨大的理論價(jià)值和實(shí)踐意義，廣受學(xué)術(shù)界和工業(yè)界的關(guān)注。根據(jù)測(cè)試數(shù)據(jù)性質(zhì)的不同，測(cè)試壓縮可以分為測(cè)試激勵(lì)壓縮和測(cè)試響應(yīng)壓縮兩個(gè)方面。在研究領(lǐng)域，已經(jīng)提出了多種不同的測(cè)試壓縮技術(shù)，它們的區(qū)別主要體現(xiàn)在壓縮算法、壓縮效果、解壓縮電路的實(shí)現(xiàn)復(fù)雜度幾個(gè)方面。測(cè)試壓縮技術(shù)是建立在LBIST的基礎(chǔ)上的。在LBIST中，通過線性反饋移位寄存器（Linear Feedback Shift Register，LFSR）生成偽隨機(jī)向量，施加給待測(cè)電路。LFSR可以看作是一個(gè)解壓縮電路，而種子就是壓縮后的數(shù)據(jù)。盡管應(yīng)用LBIST可以極大地減少測(cè)試數(shù)據(jù)量，但由于LBIST存在故障覆蓋率、面積和時(shí)延開銷等問題，限制了LBIST的廣泛應(yīng)用。測(cè)試壓縮領(lǐng)域的研究學(xué)者們?cè)贚BIST研究的基礎(chǔ)上，根據(jù)新的測(cè)試環(huán)境的需要，展開了新的研究。所有這些研究使得測(cè)試壓縮逐漸脫離了LBIST的范疇，發(fā)展成為一個(gè)獨(dú)立的研究方向。測(cè)試壓縮技術(shù)的基本原理是將原始測(cè)試向量集合壓縮成，再利用解壓縮電路解碼，將壓縮后的數(shù)據(jù)還原成原始測(cè)試向量集合，施加給待測(cè)電路。為了減少ATE的成本，一般采用片上解壓縮電路，犧牲一部分硅片面積來換取測(cè)試成本。 測(cè)試激勵(lì)壓縮的典型結(jié)構(gòu)[10]采用了測(cè)試壓縮技術(shù)之后，一方面，由于提供給解壓縮電路的輸入是壓縮后的測(cè)試數(shù)據(jù)，因此能降低對(duì)ATE存儲(chǔ)容量的要求；另一方面，由于將解壓縮電路的輸出連到內(nèi)部掃描鏈，內(nèi)部掃描鏈的條數(shù)不再受到芯片管腳數(shù)和ATE測(cè)試通道數(shù)的限制，因此可以設(shè)計(jì)大量的掃描鏈來降低測(cè)試時(shí)間。這樣，通過測(cè)試壓縮技術(shù)有效地降低了測(cè)試中與ATE相關(guān)的測(cè)試成本。測(cè)試壓縮算法的選擇直接決定了壓縮的效果和解壓縮電路的復(fù)雜度，一般需要考慮以下一些要求：（1）壓縮算法必須是無損壓縮，只有原始測(cè)試向量被完全還原，才能保證測(cè)試的高覆蓋率。（2）獲得較高的壓縮率，這是每個(gè)優(yōu)秀的壓縮算法必須做到的，因?yàn)樽非蟾叩膲嚎s率是選擇使用壓縮算法最根本的動(dòng)機(jī)。（3）解碼算法簡(jiǎn)單，更容易用硬件實(shí)現(xiàn)。因?yàn)榻獯a算法要做成解壓縮電路內(nèi)嵌于芯片之中，如果解碼算法很復(fù)雜，則對(duì)應(yīng)的解壓縮電路也會(huì)很復(fù)雜，給其實(shí)現(xiàn)帶來了困難。（4）壓縮算法應(yīng)該具有穩(wěn)定的壓縮率，這一要求是指針對(duì)不同電路、不同測(cè)試向量集合，所采用的壓縮算法必須都能提供比較高的壓縮率。通常各種測(cè)試壓縮技術(shù)都利用了測(cè)試向量中的不確定位（X位），這些不確定位取值為‘0’或?yàn)椤?’，不影響測(cè)試向量的故障覆蓋率，因而可對(duì)其適當(dāng)賦值以有利于進(jìn)行測(cè)試壓縮。X位的產(chǎn)生和ATPG算法有關(guān)，在ATPG算法中，由于采用通路敏化，只有那些和敏化通路相關(guān)的原始輸入才需要賦確定值，其它的原始輸入不論如何取值都不影響對(duì)當(dāng)前故障的覆蓋，因此為X位。但為了提高每個(gè)向量觀測(cè)故障的能力，減少測(cè)試向量的個(gè)數(shù)，ATPG通常使用靜態(tài)或動(dòng)態(tài)壓縮算法，對(duì)X位進(jìn)行隨機(jī)填充。因此，ATPG對(duì)向量個(gè)數(shù)的壓縮會(huì)直接影響X位的個(gè)數(shù)。一般而言，ATPG的壓縮效果越好，X位的個(gè)數(shù)就越少，那么，測(cè)試壓縮技術(shù)的壓縮效果就會(huì)越差。可見，測(cè)試壓縮技術(shù)與ATPG的壓縮效果是互相影響的，它們之間是一種“此長(zhǎng)彼消”的關(guān)系。根據(jù)是否與ATPG過程相結(jié)合，測(cè)試壓縮方法可以分成兩類。一類是傳統(tǒng)的做法，將測(cè)試壓縮和ATPG獨(dú)立開來，直接對(duì)所給的測(cè)試向量進(jìn)行壓縮，設(shè)計(jì)相應(yīng)的解壓縮電路，這種方法只需要保證解壓縮電路能解碼還原所有的測(cè)試向量，不需要干預(yù)ATPG過程，也不需要進(jìn)行故障模擬；另一類方法將測(cè)試壓縮和ATPG協(xié)同起來，在產(chǎn)生測(cè)試向量的時(shí)候，必須考慮解壓縮電路的結(jié)構(gòu)，分析所產(chǎn)生的測(cè)試向量能否由解壓縮電路產(chǎn)生，即驗(yàn)證測(cè)試向量的可解碼性。如果不可解，則舍棄這樣的向量。相比第一類方法，第二類方法由于將測(cè)試壓縮和ATPG結(jié)合在一起，X位能得到更有效的利用，因此，測(cè)試數(shù)據(jù)量能得到更好的壓縮，但缺點(diǎn)是需要進(jìn)行ATPG和故障模擬，這是比較費(fèi)時(shí)的，另外，由于需要了解待測(cè)電路的結(jié)構(gòu)信息，因此只能應(yīng)用于軟核。而第一類方法由于不需要知道電路的細(xì)節(jié)，因此對(duì)于各類IP核（包括硬核）的測(cè)試數(shù)據(jù)壓縮都是非常適用的?；诰€性擴(kuò)展的壓縮技術(shù)這一類方法的解碼過程是通過線性擴(kuò)展（邏輯關(guān)系中只包含異或）完成的，下面介紹幾種典型的方法。（I.） 基于線性有限狀態(tài)機(jī)的方法LFSR是一類典型的線性有限狀態(tài)機(jī)?；贚FSR的壓縮方法屬于LBIST研究的拓展，它利用LFSR將種子解碼成掃描測(cè)試向量，對(duì)ATE來說只用保存種子，因此能大大減少測(cè)試數(shù)據(jù)量。種子的計(jì)算是根據(jù)測(cè)試向量中確定位的值通過線性方程組來求解。因?yàn)長(zhǎng)FSR所產(chǎn)生序列的線性相關(guān)性比較小，所以它在測(cè)試壓縮領(lǐng)域得到了廣泛的應(yīng)用。[48]提出用虛擬掃描鏈的方法，將內(nèi)部掃描單元?jiǎng)澐殖蒒條掃描鏈，將種子移進(jìn)LFSR，通過LFSR的擴(kuò)展給其中N－1條掃描鏈賦值，剩余的一條掃描鏈的測(cè)試向量由ATE直接提供。Mentor Graphics公司已經(jīng)將基于LFSR解壓縮的技術(shù)集成到商業(yè)工具TestKompress中，它的解壓縮電路采用了稱為Ring產(chǎn)生器的有限狀態(tài)機(jī)，它是由多個(gè)LFSR首尾連接在一起構(gòu)成的環(huán)路。壓縮后的數(shù)據(jù)通過環(huán)路中的多個(gè)注入點(diǎn)裝載到Ring產(chǎn)生器中，Ring產(chǎn)生器再將這些數(shù)據(jù)解碼為原始向量，提供給內(nèi)部掃描鏈[14]。（II.） 基于廣播的方法基于廣播（Broadcast）的壓縮方法在硬件實(shí)現(xiàn)上一般都采用共享外部掃描輸入的結(jié)構(gòu)。這種思想最早源于將相同的測(cè)試向量廣播給不同子電路的測(cè)試方法，以解決多個(gè)電路并行測(cè)試的問題。(1)和CUT(2)，如果在滿足故障覆蓋率的要求下，這兩個(gè)子電路能完全共享同一組向量，我們就可以將它們對(duì)應(yīng)的輸入連在一起。，在采用了共享結(jié)構(gòu)的掃描設(shè)計(jì)中，測(cè)試CUT(1)和CUT(2)只需要4個(gè)輸入來移入向量；如果不使用共享結(jié)構(gòu)，則需要7個(gè)輸入來移入向量。在此基礎(chǔ)上，提出Illinois掃描結(jié)構(gòu)的概念，采用兩種模式進(jìn)行測(cè)試。在廣播模式下，將掃描單元連成多條掃描鏈，用同一個(gè)外部掃描輸入管腳來驅(qū)動(dòng)。由于掃描輸入管腳的共享，使得相同的邏輯值移進(jìn)不同的掃描鏈，因此在ATPG過程中必須引進(jìn)相應(yīng)的約束，結(jié)果將導(dǎo)致一些原本可測(cè)的故障在廣播模式下變得不可測(cè)。對(duì)于這些不可測(cè)的故障，可以使用不帶約束的ATPG生成測(cè)試向量，將所有掃描鏈連成一條掃描鏈，在串行模式下移進(jìn)這些向量再進(jìn)行測(cè)試。由于廣播模式可以有效地降低測(cè)試數(shù)據(jù)量和測(cè)試時(shí)間，所以采用Illinois掃描結(jié)構(gòu)可以取得一定的壓縮效果，此外，它最明顯的好處在于硬件開銷小，除了傳統(tǒng)掃描結(jié)構(gòu)必需的開銷之外，只需要增加少量的MUX邏輯和控制邏輯，而這些邏輯的面積開銷相對(duì)整個(gè)芯片來說非常小。分段4分段3分段2分段1掃描輸出掃描輸入掃描鏈掃描輸出掃描輸入圖2. 6多個(gè)電路的并行測(cè)試 Illinois掃描結(jié)構(gòu)[13]隨后，又出現(xiàn)了很多Illinois掃描結(jié)構(gòu)的改進(jìn)方法，主要思想都是通過減少串行模式下測(cè)試向量的個(gè)數(shù)來降低測(cè)試數(shù)據(jù)量和測(cè)試時(shí)間，主要有以下幾種改進(jìn)方法：采用多個(gè)掃描輸入共享的掃描結(jié)構(gòu)，對(duì)掃描鏈進(jìn)行分組，每個(gè)分組中的掃描鏈用同一個(gè)外部掃描輸入管腳驅(qū)動(dòng)。這種多分組的機(jī)制，與只采用一個(gè)分組的方法相比，減小了對(duì)掃描鏈邏輯值的約束，因此能減少廣播模式下沒有觀測(cè)到的故障數(shù)。由于每個(gè)分組都要為之存儲(chǔ)測(cè)試數(shù)據(jù)，因此，并不是分組越多，測(cè)試數(shù)據(jù)量越少。采用何種分組方式能取得最佳的壓縮效果，是多分組Illinois掃描結(jié)構(gòu)的一個(gè)關(guān)鍵問題。掃描鏈N掃描鏈(m1)N/M+2掃描鏈(m1)N/M+1掃描鏈N/M掃描鏈2掃描鏈1[8]（III.） 基于異或門網(wǎng)絡(luò)的方法這種方法采用異或門（XOR）網(wǎng)絡(luò)來實(shí)現(xiàn)解壓縮電路。XOR網(wǎng)絡(luò)是一個(gè)線性擴(kuò)散網(wǎng)絡(luò)，少量輸入經(jīng)過XOR網(wǎng)絡(luò)擴(kuò)散后形成大量輸出來驅(qū)動(dòng)內(nèi)部掃描鏈，也就是說，每條內(nèi)部掃描鏈的輸入都是來自于若干個(gè)外部掃描輸入經(jīng)過異或運(yùn)算后的值?；诜蔷€性擴(kuò)展的壓縮技術(shù)在基于線性擴(kuò)展的壓縮技術(shù)中，基于共享外部掃描輸入的廣播結(jié)構(gòu)是一種最簡(jiǎn)單的線性關(guān)系, 而基于LFSR的壓縮方法和XOR網(wǎng)絡(luò)的方法都是用線性異或網(wǎng)絡(luò)來實(shí)現(xiàn)解壓縮電路，只是電路性質(zhì)不同，一個(gè)是時(shí)序電路，一個(gè)是組合電路。實(shí)際上，還可以利用異或門以外的一些組合邏輯門來實(shí)現(xiàn)解壓縮電路，通過非線性的邏輯擴(kuò)展，將少量輸入擴(kuò)展成大量輸出，提供給內(nèi)部掃描鏈。在Adaptive Scan中，測(cè)試激勵(lì)的解壓縮采用可配置的MUX網(wǎng)絡(luò)的方法，其基本原理和Illinois廣播式結(jié)構(gòu)相同，區(qū)別在于可以在移位的時(shí)候配置那些掃描鏈共享同一個(gè)輸入；測(cè)試響應(yīng)的壓縮采用XOR網(wǎng)絡(luò)的方法， DFT技術(shù)已經(jīng)成為處理器設(shè)計(jì)中一個(gè)重要的組成部分, 必須在設(shè)計(jì)的早期從芯片級(jí)對(duì)測(cè)試進(jìn)行規(guī)劃、確定測(cè)試策略和設(shè)計(jì)方法。本章首先介紹了數(shù)字電路測(cè)試的基本原理，然后介紹了掃描設(shè)計(jì)DFT技術(shù)。全掃描設(shè)計(jì)的優(yōu)點(diǎn)在于可以高效地利用自動(dòng)測(cè)試向量產(chǎn)生（Automatic Test Pattern Generation，ATPG）算法，采用組合電路模型，產(chǎn)生高效的測(cè)試向量，對(duì)門級(jí)固定型故障達(dá)到很高的故障覆蓋率。采用全掃描設(shè)計(jì)可以大大減少對(duì)功能測(cè)試的依賴，有利于故障分析，并為芯片調(diào)試提供了良好的可觀察性。然而，全掃描設(shè)計(jì)對(duì)電路本身有很高的要求，必須遵循很多設(shè)計(jì)規(guī)則。掃描設(shè)計(jì)DFT技術(shù)在目前主流的處理器芯片中都獲得了廣泛的應(yīng)用。另外本章還綜述了測(cè)試壓縮的基本原理和一些方法，包括基于已有編碼方法的壓縮技術(shù)、基于線性擴(kuò)展的壓縮技術(shù)和基于非線性擴(kuò)展的壓縮技術(shù)。西安理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 第三章 一款高性能通用處理器芯 片的掃描壓縮結(jié)構(gòu)設(shè)計(jì)　　　　隨著芯片復(fù)雜度和工藝水平的提高，DFT技術(shù)已經(jīng)成為保證芯片質(zhì)量、降低測(cè)試成本的關(guān)鍵技術(shù)，進(jìn)行DFT設(shè)計(jì)已成為當(dāng)今處理器開發(fā)過程中不可或缺的重要環(huán)節(jié)。針對(duì)一款高性能通用處理器芯片設(shè)計(jì)，我們提供了全掃描設(shè)計(jì)的DFT解決方案。，然后在后面的小節(jié)中對(duì)這種DFT技術(shù)進(jìn)行詳細(xì)介紹。 GodsonD 處理器概述GodsonD 處理器是一個(gè)64 位的、順序雙發(fā)射、支持X86 指令集的單核芯片。 所示。其中復(fù)雜功能單元CFU 實(shí)現(xiàn)了32 條復(fù)雜指令，由于這些指令出現(xiàn)的概率非常小，所以用復(fù)雜功能單元對(duì)性能不會(huì)有太大的影響。處理器芯片采用 13 級(jí)流水線的順序雙發(fā)射結(jié)構(gòu)，其中取指和譯碼階段各占了三級(jí)流水。一級(jí)指令緩存和數(shù)據(jù)緩存的大小均為32KB，采用8 路組相連的結(jié)構(gòu)；二級(jí)緩存大小為512KB，采用8 路組相連結(jié)構(gòu)。執(zhí)行部件中對(duì)于出現(xiàn)概率比較高的指令都有兩份運(yùn)算單元，地址計(jì)算邏輯也有兩個(gè)。 GodsonD 處理器結(jié)構(gòu)圖通常，DFT設(shè)計(jì)的流程是：首先在數(shù)字系統(tǒng)設(shè)計(jì)的較高層次，DFT設(shè)計(jì)者需要運(yùn)用高層次的可測(cè)試性度量方法分析電路的可測(cè)試性問題，以對(duì)芯片的設(shè)計(jì)做相應(yīng)的修改，并且使設(shè)計(jì)的硬件描述語言的代碼風(fēng)格符合掃描設(shè)計(jì)規(guī)則，然后在RTL級(jí)完成BIST的設(shè)計(jì)，接著，在邏輯綜合之后．設(shè)計(jì)者進(jìn)行掃描鏈的插入。根據(jù)需要，設(shè)計(jì)者可以在適當(dāng)?shù)臅r(shí)候增加邊界掃描功能(RTL級(jí)或者邏輯綜合之后)。在后端的布局布線階段，也要考慮掃描鏈的重新規(guī)劃問題。最后，由設(shè)計(jì)者提供高質(zhì)量的測(cè)試向量集合?？紤]到LBIST在實(shí)際工程應(yīng)用上的難點(diǎn)（包括故障覆蓋率、面積和性能開銷等），我們?cè)趯?shí)際的DFT設(shè)計(jì)中并沒有采用LBIST，對(duì)芯片邏輯部分的測(cè)試仍然依賴于傳統(tǒng)的ATE。，我所做的工作在陰影部分，以下的小結(jié)將具體介紹。在該處理器中，我們采用了Synopsis公司的DFT Compiler進(jìn)行掃描鏈的插入以及各種DFT規(guī)則的檢查。在掃描鏈的插入中，我們采用最基本的MUX掃描觸發(fā)器來替換原來設(shè)計(jì)中的觸發(fā)器。掃描觸發(fā)器由一個(gè)D觸發(fā)器和一個(gè)多路選擇器MUX組成。當(dāng)SE=1時(shí)，觸發(fā)器輸入數(shù)據(jù)為上一個(gè)掃描觸發(fā)器的輸出端，從而完成測(cè)試時(shí)的串行移位功能；當(dāng)SE=0時(shí)，觸發(fā)器的輸入數(shù)據(jù)為正常功能狀態(tài)的輸入，從而完成芯片正常功能。在設(shè)計(jì)掃描鏈時(shí)，同一條掃描鏈上的掃描觸發(fā)器屬于同一個(gè)時(shí)鐘域，這樣就可以避免因?yàn)闀r(shí)鐘域混插而導(dǎo)致移位時(shí)時(shí)鐘無法對(duì)齊的情況。功能通路掃描使能0CLKQD1掃描通路 掃描觸發(fā)器的基本原理掃描設(shè)計(jì)已經(jīng)成為業(yè)界普遍采用的可測(cè)試性設(shè)計(jì)方法，它與ATPG相結(jié)合，可以確保高質(zhì)量的測(cè)試結(jié)果。然而，隨著電路規(guī)模的增大、觸發(fā)器個(gè)數(shù)的增多，如果要實(shí)現(xiàn)高覆蓋率的測(cè)試，掃描測(cè)試的數(shù)據(jù)量將急劇增加，從而給依賴于ATE的測(cè)試帶來一些問題：1）龐大的測(cè)試數(shù)據(jù)量一方面對(duì)ATE的存儲(chǔ)容量提出了更高的要求，另一方面也意味著較長(zhǎng)的測(cè)試時(shí)間；2）盡管掃描向量的測(cè)試時(shí)間可以通過設(shè)計(jì)大量的掃描鏈來減少，但由于實(shí)際中芯片管腳數(shù)和ATE測(cè)試通道數(shù)的限制，可以由ATE直接驅(qū)動(dòng)的內(nèi)部掃描鏈的條數(shù)是有限的，使得設(shè)計(jì)的掃描鏈過長(zhǎng)，增加了測(cè)試時(shí)間。上述種種，都會(huì)帶來測(cè)試成本的增加。為了減少測(cè)試成本，各種測(cè)試壓縮的方法被廣泛的應(yīng)用到VLSI測(cè)試中。在本次設(shè)計(jì)中，調(diào)研了synopsys工具中集成的測(cè)試壓縮工具—adaptive scan。在Adaptive Scan中，測(cè)試激勵(lì)的解壓縮采用可配置的MUX網(wǎng)絡(luò)的方法，其基本原理和Illi