【文章內(nèi)容簡(jiǎn)介】 消費(fèi)電子、通信、圖像圖理、測(cè)試以及其它終端市場(chǎng)。 Cyclone II 器件的制造基于 300mm 晶圓，采用臺(tái)積電 90nm、低 K值電介質(zhì)工藝，這種可靠工藝也曾被用于 Altera 的 Stratix II 器件。這種工藝技術(shù)確保了快速有效性和低成本。通過(guò)使硅片面積最小化， Cyclone II 器件可以在單芯片上支持復(fù)雜的數(shù)字系統(tǒng)，而在成本上則可以和 ASIC 競(jìng)爭(zhēng)。 Cyclone II 器件的特基于 FPGA的樂(lè)曲演奏電路的設(shè)計(jì) 8 8 性如下表表 1 所列： 表 1 Cyclone II器件特性 特性 說(shuō)明 成本優(yōu)化的架構(gòu) 器件架構(gòu)為最低的成本而優(yōu)化，提供多達(dá) 68,416 個(gè)邏輯單元 (LE)，密度超過(guò)第一代 Cyclone FPGA的 3倍。 Cyclone II FPGA內(nèi)部的邏輯資源可以用來(lái)實(shí)現(xiàn)復(fù)雜的應(yīng)用。 嵌入式存儲(chǔ)器 基于流行的 M4K存儲(chǔ)器塊，提供多達(dá) ，可以支持配置為廣泛 的操作模式，包括 RAM、 ROM、先入先出（ FIFO）緩沖器以及單端口和雙端口模式。 嵌入式乘法器 提供最多 150 個(gè) 18x18比特乘法器，是低成本數(shù)字信號(hào)處理（ DSP）應(yīng)用的理想方案。這些乘法器可用于實(shí)現(xiàn)通用 DSP 功能，如有限沖擊響應(yīng)（ FIR）濾波器、 快速傅立葉變換、相關(guān)器、編 /解碼器以及數(shù)控振蕩器（ NCO） 。 外部存儲(chǔ)器接口 提供高級(jí)外部存儲(chǔ)器接口支持，允許開(kāi)發(fā)人員集成外部單倍數(shù)據(jù)速率（ SDR） 、雙倍數(shù)據(jù)速率（ DDR） 、 DDR2 SDRAM器件以及第二代四倍數(shù)據(jù)速率（ QDRII）SRAM器件 ，數(shù)據(jù)速率最高可達(dá) 668 Mbps。 差分 I/O支持 提供差分信號(hào)支持，包括 LVDS、 RSDS、 miniLVDS、 LVPECL、 SSTL和 HSTL I/O標(biāo)準(zhǔn)。 LVDS標(biāo)準(zhǔn)支持接收端最高 805 Mbps數(shù)據(jù)速率，發(fā)送端最高 622 Mbps。 單端 I/O支持 支持各種單端 I/O 標(biāo)準(zhǔn)，如當(dāng)前系統(tǒng)中常用的 LVTTL、 LVCMOS、 SSTL、 HSTL、PCI和 PCIX標(biāo)準(zhǔn)。 接口和協(xié)議支持 支持串行總線(xiàn)和網(wǎng)絡(luò)接口（如 PCI 和 PCIX） ，快速訪(fǎng)問(wèn)外部存儲(chǔ)器件，同時(shí)還支持大量通訊協(xié)議，包括以太網(wǎng) 協(xié)議和通用接口。 循環(huán)冗余碼 (CRC) 具有 32 比特 CRC 自動(dòng)校驗(yàn)功能。內(nèi)置的 CRC 校驗(yàn)電路簡(jiǎn)化了校驗(yàn)流程，只需在 Quartus II 軟件中單擊一下即可。這是 FPGA 中對(duì)付單事件干擾（ SEU）問(wèn)題最有效的解決方案。 時(shí)鐘管理電路 支持最多達(dá)四個(gè)可編程鎖相環(huán)（ PLL）和最多 16個(gè)全局時(shí)鐘線(xiàn)，提供強(qiáng)大的時(shí)鐘管理和頻率合成能力，使系統(tǒng)性能最大化。這些 PLL提供的高級(jí)特性包括頻率合成、可編帶寬、輸入時(shí)鐘擴(kuò)頻、鎖定探測(cè)以及支持差分輸入輸出時(shí)鐘信號(hào)。 片內(nèi)匹配 支持驅(qū)動(dòng)阻抗匹配和片內(nèi)串行終端匹配 。片內(nèi)匹配消除了對(duì)外部電阻的需求，提高了信號(hào)完整性，簡(jiǎn)化電路板設(shè)計(jì)。 Cyclone II FPGA 通過(guò)外部電阻還可支持并行匹配和差分匹配。 本章小結(jié) 本章主要介紹了 FPGA的內(nèi)部結(jié)構(gòu)、基本原理、特點(diǎn)以及開(kāi)發(fā)流程，還介紹了硬件描述語(yǔ)言 VHDL的特點(diǎn)、語(yǔ)法規(guī)則及其模塊化設(shè)計(jì)的優(yōu)勢(shì)和仿真軟件、優(yōu)勢(shì)。 基于 FPGA的樂(lè)曲演奏電路的設(shè)計(jì) 9 9 3 系統(tǒng)工作原理 聲音的頻譜范圍一般在幾十到幾千赫茲，利用程序來(lái)控制 FPGA 芯片某個(gè)引腳輸出一定頻率的矩形波，接上揚(yáng)聲器就能發(fā)出相應(yīng)頻率的聲音。樂(lè)曲中的每 一個(gè)音符對(duì)應(yīng)著一個(gè)確定的頻率，因此，要想發(fā)出不同音符的音調(diào)，只要能控制輸出相應(yīng)音符的頻率即可。樂(lè)曲都是由一連串的音符組成，因此按照樂(lè)曲的樂(lè)譜依次輸出這些音符所對(duì)應(yīng)的頻率，就可以往揚(yáng)聲器上連續(xù)地發(fā)出各個(gè)音符的音調(diào)。而要準(zhǔn)確地演奏出一首樂(lè)曲，僅僅讓揚(yáng)聲器能夠發(fā)聲是不夠的，還必須準(zhǔn)確地控制樂(lè)曲的節(jié)奏，即每個(gè)音符的持續(xù)時(shí)間，也就是節(jié)拍。設(shè)計(jì)的關(guān)鍵是要準(zhǔn)確地產(chǎn)生樂(lè)曲中每個(gè)音符的發(fā)音頻率，并根據(jù)樂(lè)曲要求按音符需要的節(jié)拍輸出，這是樂(lè)曲能夠演奏的兩個(gè)關(guān)鍵因素。 音符頻率的獲得 由樂(lè)曲的 12 平均率可知：每?jī)蓚€(gè)八度音（如簡(jiǎn)譜中的中音 1 與高音 1）之間的頻率相差 1 倍。在兩個(gè)八度音之間，又可分為 12 個(gè)半音，每?jī)蓚€(gè)半音的頻率比為 21/12。另外，音符 A（簡(jiǎn)譜中的低音 6）的頻率為 440HZ，音符 B 到 C之間， E 到 F 之間為半音，其余為全音。由此可以計(jì)算出簡(jiǎn)譜中從低音 1至高音1之間每個(gè)音符的頻率。 在基于 FPGA 的數(shù)字系統(tǒng)設(shè)計(jì)中，多個(gè)不同頻率的信號(hào)，一般是通過(guò)對(duì)某個(gè)基準(zhǔn)頻率進(jìn)行分頻獲得的。由于各個(gè)音符的頻率多為非整數(shù)，而分頻系數(shù)又不能為小數(shù)，故必須將計(jì)算機(jī)得到的分頻系數(shù)四舍五入取整。 若基準(zhǔn)頻率過(guò)低，則分頻系數(shù)過(guò)小，四舍五入取整后的誤差較大。若基準(zhǔn)頻率過(guò)高，雖然可以減少頻率的相對(duì)誤差，但是又增加了分頻器的級(jí)數(shù)，分頻結(jié)構(gòu)將變大，繼而增加系統(tǒng)成本。實(shí)際上應(yīng)綜合考慮這兩個(gè)方面的因素，在盡量減少誤差的前提下，選取合適的基準(zhǔn)頻率。本文設(shè)計(jì)中選取 750KHZ 的基準(zhǔn)頻率。由于現(xiàn)有的高頻始終脈沖信號(hào)的頻率為 12MHZ，故需先對(duì)其進(jìn)行 16分頻，才能獲得 750KHZ 的基準(zhǔn)頻率，其實(shí)，只要各個(gè)音符間的相對(duì)頻率不變，演奏出的樂(lè)曲聽(tīng)起來(lái)都不會(huì)“走調(diào)”。 還有一點(diǎn)需要強(qiáng)調(diào) :對(duì)基準(zhǔn)頻率分頻后的輸出信號(hào)是一些脈寬極窄的 尖脈沖信號(hào)（占空比 =1/分頻系數(shù)）。為提高輸出信號(hào)的驅(qū)動(dòng)能力，以使揚(yáng)聲器有足夠的功率發(fā)音，需要再通過(guò)一個(gè)分頻器將原來(lái)的分頻器的輸出脈沖均衡為對(duì)稱(chēng)方波（占空比 =1/2），但這時(shí)的頻率將是原來(lái)的 1/2，在計(jì)算分頻系數(shù)時(shí)應(yīng)該考慮。 表 2 中各音符的分頻系數(shù)就是從 750KHZ 的基準(zhǔn)頻率二分頻得到的 375KHZ基礎(chǔ)上計(jì)算得到的。由于最大分頻系數(shù)使 1274，故分頻器采用 11 位二進(jìn)制計(jì)數(shù)器能滿(mǎn)足要求，樂(lè)曲中的休止符，只要將分頻系數(shù)設(shè)位 0，即初始值 =2111=2047，此時(shí)揚(yáng)聲器不會(huì)發(fā)聲。 基于 FPGA的樂(lè)曲演奏電路的設(shè)計(jì) 10 10 表 2 各個(gè)音符的頻率及其對(duì)應(yīng)的 分頻系數(shù)（基準(zhǔn)頻率 375KHZ） 音符名 頻率（ HZ） 分頻系數(shù) 計(jì)數(shù)初值 休止符 375000 0 2047 低音 1 1274 773 低音 2 1135 912 低音 3 1011 1036 低音 4 970 1077 低音 5 950 1197 低音 6 757 1290 低音 7 675 1372 中音 1 637 1410 中音 2 587 1480 中音 3 505 1542 中音 4 468 1579 中音 5 425 1622 中音 6 379 1668 中音 7 330 1717 高音 1 319 1728 高音 2 277 1770 高音 3 248 1799 高音 4 233 1814 高音 5 208 1839 高音 6 185 1862 高音 7 165 1882 樂(lè)曲節(jié)奏的控制 每個(gè)音符持續(xù)的時(shí)間是樂(lè)曲能連續(xù)演奏的所需的另一個(gè)基本要素，我們可以在每一個(gè)案件的后面連接一個(gè) D 觸發(fā)器，用來(lái)存儲(chǔ)每一個(gè)琴鍵以及輔助按鍵的狀態(tài)。在第一次按下琴鍵時(shí)，啟動(dòng)最小節(jié)拍計(jì)時(shí)器，每隔一個(gè)音樂(lè)的最小節(jié)拍將所有 D 觸發(fā)器的數(shù)值讀入到系統(tǒng)內(nèi)部進(jìn)行處理。例如，我們要演奏“ 3”這個(gè)音符兩個(gè)拍子，在相應(yīng)琴鍵上按下兩個(gè)拍子的過(guò)程中，系統(tǒng)也讀了兩次“ 3”這個(gè)音符。這里，我們假設(shè)通過(guò)電子琴演奏的樂(lè)曲最小節(jié)拍為 1 /4 拍（當(dāng)然，這個(gè)最小節(jié)拍是可以修改的），將 1拍的時(shí)間 長(zhǎng)度定為 1s，則只需要再提供一個(gè) 4HZ的時(shí)鐘頻率即可產(chǎn)生 1 /4 拍的時(shí)長(zhǎng)。 音樂(lè)自動(dòng)演奏的時(shí)間控制通過(guò)記錄來(lái)完成，對(duì)于占用時(shí)間較長(zhǎng)的節(jié)拍一定是1/4 拍的 n倍（ n為整數(shù)）。我們就可以用一個(gè)存儲(chǔ)器來(lái)存儲(chǔ)音符。 1/4 拍的音符存儲(chǔ)電路一次， n/4 拍的音符存儲(chǔ)電路 n次。在音樂(lè)自動(dòng)演奏的時(shí)候，用一個(gè)加法器來(lái)計(jì)算存儲(chǔ)器的地址