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基于fpga的樂曲演奏電路的設計(編輯修改稿)

2024-12-14 01:35 本頁面
 

【文章內容簡介】 消費電子、通信、圖像圖理、測試以及其它終端市場。 Cyclone II 器件的制造基于 300mm 晶圓,采用臺積電 90nm、低 K值電介質工藝,這種可靠工藝也曾被用于 Altera 的 Stratix II 器件。這種工藝技術確保了快速有效性和低成本。通過使硅片面積最小化, Cyclone II 器件可以在單芯片上支持復雜的數字系統(tǒng),而在成本上則可以和 ASIC 競爭。 Cyclone II 器件的特基于 FPGA的樂曲演奏電路的設計 8 8 性如下表表 1 所列: 表 1 Cyclone II器件特性 特性 說明 成本優(yōu)化的架構 器件架構為最低的成本而優(yōu)化,提供多達 68,416 個邏輯單元 (LE),密度超過第一代 Cyclone FPGA的 3倍。 Cyclone II FPGA內部的邏輯資源可以用來實現(xiàn)復雜的應用。 嵌入式存儲器 基于流行的 M4K存儲器塊,提供多達 ,可以支持配置為廣泛 的操作模式,包括 RAM、 ROM、先入先出( FIFO)緩沖器以及單端口和雙端口模式。 嵌入式乘法器 提供最多 150 個 18x18比特乘法器,是低成本數字信號處理( DSP)應用的理想方案。這些乘法器可用于實現(xiàn)通用 DSP 功能,如有限沖擊響應( FIR)濾波器、 快速傅立葉變換、相關器、編 /解碼器以及數控振蕩器( NCO) 。 外部存儲器接口 提供高級外部存儲器接口支持,允許開發(fā)人員集成外部單倍數據速率( SDR) 、雙倍數據速率( DDR) 、 DDR2 SDRAM器件以及第二代四倍數據速率( QDRII)SRAM器件 ,數據速率最高可達 668 Mbps。 差分 I/O支持 提供差分信號支持,包括 LVDS、 RSDS、 miniLVDS、 LVPECL、 SSTL和 HSTL I/O標準。 LVDS標準支持接收端最高 805 Mbps數據速率,發(fā)送端最高 622 Mbps。 單端 I/O支持 支持各種單端 I/O 標準,如當前系統(tǒng)中常用的 LVTTL、 LVCMOS、 SSTL、 HSTL、PCI和 PCIX標準。 接口和協(xié)議支持 支持串行總線和網絡接口(如 PCI 和 PCIX) ,快速訪問外部存儲器件,同時還支持大量通訊協(xié)議,包括以太網 協(xié)議和通用接口。 循環(huán)冗余碼 (CRC) 具有 32 比特 CRC 自動校驗功能。內置的 CRC 校驗電路簡化了校驗流程,只需在 Quartus II 軟件中單擊一下即可。這是 FPGA 中對付單事件干擾( SEU)問題最有效的解決方案。 時鐘管理電路 支持最多達四個可編程鎖相環(huán)( PLL)和最多 16個全局時鐘線,提供強大的時鐘管理和頻率合成能力,使系統(tǒng)性能最大化。這些 PLL提供的高級特性包括頻率合成、可編帶寬、輸入時鐘擴頻、鎖定探測以及支持差分輸入輸出時鐘信號。 片內匹配 支持驅動阻抗匹配和片內串行終端匹配 。片內匹配消除了對外部電阻的需求,提高了信號完整性,簡化電路板設計。 Cyclone II FPGA 通過外部電阻還可支持并行匹配和差分匹配。 本章小結 本章主要介紹了 FPGA的內部結構、基本原理、特點以及開發(fā)流程,還介紹了硬件描述語言 VHDL的特點、語法規(guī)則及其模塊化設計的優(yōu)勢和仿真軟件、優(yōu)勢。 基于 FPGA的樂曲演奏電路的設計 9 9 3 系統(tǒng)工作原理 聲音的頻譜范圍一般在幾十到幾千赫茲,利用程序來控制 FPGA 芯片某個引腳輸出一定頻率的矩形波,接上揚聲器就能發(fā)出相應頻率的聲音。樂曲中的每 一個音符對應著一個確定的頻率,因此,要想發(fā)出不同音符的音調,只要能控制輸出相應音符的頻率即可。樂曲都是由一連串的音符組成,因此按照樂曲的樂譜依次輸出這些音符所對應的頻率,就可以往揚聲器上連續(xù)地發(fā)出各個音符的音調。而要準確地演奏出一首樂曲,僅僅讓揚聲器能夠發(fā)聲是不夠的,還必須準確地控制樂曲的節(jié)奏,即每個音符的持續(xù)時間,也就是節(jié)拍。設計的關鍵是要準確地產生樂曲中每個音符的發(fā)音頻率,并根據樂曲要求按音符需要的節(jié)拍輸出,這是樂曲能夠演奏的兩個關鍵因素。 音符頻率的獲得 由樂曲的 12 平均率可知:每兩個八度音(如簡譜中的中音 1 與高音 1)之間的頻率相差 1 倍。在兩個八度音之間,又可分為 12 個半音,每兩個半音的頻率比為 21/12。另外,音符 A(簡譜中的低音 6)的頻率為 440HZ,音符 B 到 C之間, E 到 F 之間為半音,其余為全音。由此可以計算出簡譜中從低音 1至高音1之間每個音符的頻率。 在基于 FPGA 的數字系統(tǒng)設計中,多個不同頻率的信號,一般是通過對某個基準頻率進行分頻獲得的。由于各個音符的頻率多為非整數,而分頻系數又不能為小數,故必須將計算機得到的分頻系數四舍五入取整。 若基準頻率過低,則分頻系數過小,四舍五入取整后的誤差較大。若基準頻率過高,雖然可以減少頻率的相對誤差,但是又增加了分頻器的級數,分頻結構將變大,繼而增加系統(tǒng)成本。實際上應綜合考慮這兩個方面的因素,在盡量減少誤差的前提下,選取合適的基準頻率。本文設計中選取 750KHZ 的基準頻率。由于現(xiàn)有的高頻始終脈沖信號的頻率為 12MHZ,故需先對其進行 16分頻,才能獲得 750KHZ 的基準頻率,其實,只要各個音符間的相對頻率不變,演奏出的樂曲聽起來都不會“走調”。 還有一點需要強調 :對基準頻率分頻后的輸出信號是一些脈寬極窄的 尖脈沖信號(占空比 =1/分頻系數)。為提高輸出信號的驅動能力,以使揚聲器有足夠的功率發(fā)音,需要再通過一個分頻器將原來的分頻器的輸出脈沖均衡為對稱方波(占空比 =1/2),但這時的頻率將是原來的 1/2,在計算分頻系數時應該考慮。 表 2 中各音符的分頻系數就是從 750KHZ 的基準頻率二分頻得到的 375KHZ基礎上計算得到的。由于最大分頻系數使 1274,故分頻器采用 11 位二進制計數器能滿足要求,樂曲中的休止符,只要將分頻系數設位 0,即初始值 =2111=2047,此時揚聲器不會發(fā)聲。 基于 FPGA的樂曲演奏電路的設計 10 10 表 2 各個音符的頻率及其對應的 分頻系數(基準頻率 375KHZ) 音符名 頻率( HZ) 分頻系數 計數初值 休止符 375000 0 2047 低音 1 1274 773 低音 2 1135 912 低音 3 1011 1036 低音 4 970 1077 低音 5 950 1197 低音 6 757 1290 低音 7 675 1372 中音 1 637 1410 中音 2 587 1480 中音 3 505 1542 中音 4 468 1579 中音 5 425 1622 中音 6 379 1668 中音 7 330 1717 高音 1 319 1728 高音 2 277 1770 高音 3 248 1799 高音 4 233 1814 高音 5 208 1839 高音 6 185 1862 高音 7 165 1882 樂曲節(jié)奏的控制 每個音符持續(xù)的時間是樂曲能連續(xù)演奏的所需的另一個基本要素,我們可以在每一個案件的后面連接一個 D 觸發(fā)器,用來存儲每一個琴鍵以及輔助按鍵的狀態(tài)。在第一次按下琴鍵時,啟動最小節(jié)拍計時器,每隔一個音樂的最小節(jié)拍將所有 D 觸發(fā)器的數值讀入到系統(tǒng)內部進行處理。例如,我們要演奏“ 3”這個音符兩個拍子,在相應琴鍵上按下兩個拍子的過程中,系統(tǒng)也讀了兩次“ 3”這個音符。這里,我們假設通過電子琴演奏的樂曲最小節(jié)拍為 1 /4 拍(當然,這個最小節(jié)拍是可以修改的),將 1拍的時間 長度定為 1s,則只需要再提供一個 4HZ的時鐘頻率即可產生 1 /4 拍的時長。 音樂自動演奏的時間控制通過記錄來完成,對于占用時間較長的節(jié)拍一定是1/4 拍的 n倍( n為整數)。我們就可以用一個存儲器來存儲音符。 1/4 拍的音符存儲電路一次, n/4 拍的音符存儲電路 n次。在音樂自動演奏的時候,用一個加法器來計算存儲器的地址
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