【文章內(nèi)容簡介】 、 提供了一套完整的表示組合邏輯基本元件的原語； 8 、 提供了雙向通路和電阻器件的描述； 可建立 MOS 器件的電荷分享和衰減模型； 可以通過構(gòu)造性語句精確地建立信號(hào)模型； 1 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)； 此外， Verilog HDL 語言還有一個(gè)重要特征就是：和 C 語言風(fēng)格有很多的相似之處，學(xué)習(xí)起來比較容易。 河北大學(xué) 2020 屆本科生畢業(yè)論文（設(shè)計(jì)） 4 1 計(jì)數(shù)器設(shè)計(jì)方式選擇與論證 計(jì)數(shù)器實(shí)現(xiàn)方案論證 軟件定時(shí) 利用通用微處理器（ CPU） 用匯編語言大進(jìn)行定時(shí) /計(jì)數(shù)，定時(shí)計(jì)數(shù)準(zhǔn)確，但這會(huì)造 CPU資源的浪費(fèi)或者無法滿足實(shí)時(shí)處理的要求。 不可編程硬件 計(jì)數(shù) /定時(shí) 器 不易控制，計(jì)數(shù)范圍及定時(shí)值不易改變，功能較單一。 可編程硬件計(jì)數(shù) /定時(shí)器 可編程定時(shí)器的計(jì)數(shù)定時(shí)值可以很容易的由軟件來確定和改變，功能強(qiáng)，使用靈活。 基于以上考慮，可編程硬件計(jì)數(shù) /定時(shí)器具有其它類型計(jì)數(shù)定時(shí)器不可具備的優(yōu)點(diǎn)，本設(shè)計(jì)則選用第三種方案，設(shè)計(jì)一個(gè)基于 FPGA 芯片的可編程計(jì)數(shù)器 /定時(shí)器。 設(shè)計(jì)方式選擇認(rèn)證 采用硬件設(shè)計(jì)描述語言設(shè)計(jì)一般由 三 種設(shè)計(jì)方法，自下而上、自上而上和混合設(shè)計(jì)方法，其優(yōu)缺點(diǎn)主要如下所示： 自下而上的設(shè)計(jì) 方法 自下而上的設(shè)計(jì)是傳統(tǒng)的設(shè)計(jì)方法，是從基本單元出發(fā)，對(duì)設(shè)計(jì)進(jìn)行逐層劃分的過程。這種設(shè)計(jì)方 法 與用電子元件在模擬實(shí)現(xiàn)板上建立一個(gè)系統(tǒng)的步驟有密切的關(guān)系。優(yōu)、缺點(diǎn)分別如下： 優(yōu)點(diǎn) ： 設(shè)計(jì)人員對(duì)這種設(shè)計(jì)方法比較熟悉 ， 實(shí)現(xiàn)各個(gè)子模塊所需的時(shí)間較短。 缺點(diǎn) ： 對(duì)系統(tǒng)的整體功能把握不足；由于必須先對(duì)多個(gè)子模塊進(jìn)行設(shè)計(jì)，因此實(shí)現(xiàn)整個(gè)系統(tǒng)的功能所需的時(shí)間長；另外，對(duì)設(shè)計(jì)人員之間相互協(xié)作也有較高的要求。 自上而下的設(shè)計(jì)方法 自上而下的設(shè)計(jì)是從系統(tǒng)級(jí)開始，把系統(tǒng)劃分為基本單元，然后再把基本單元?jiǎng)澐譃橄乱粚哟蔚?基本單元，直到可用 EDA 元件實(shí)現(xiàn)為止。這種方法的優(yōu)、缺點(diǎn)如下。 優(yōu)點(diǎn) ： 在設(shè)計(jì)周期開始就做好了系統(tǒng)分析；由于設(shè)計(jì)的主要仿真和調(diào)試過程是在高層完成的，所以能夠早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免了設(shè)計(jì)工作的浪費(fèi)，方便了系統(tǒng)的劃分和整個(gè)項(xiàng)目的管理，可減少設(shè)計(jì)人員勞動(dòng)，避免了重復(fù)設(shè)計(jì)。 缺點(diǎn) ： 得到的最小單元不標(biāo)準(zhǔn)，且制造成本高。 河北大學(xué) 2020 屆本科生畢業(yè)論文（設(shè)計(jì)） 5 混合的設(shè)計(jì)方法 復(fù)雜數(shù)字邏輯電路和系統(tǒng)設(shè)計(jì)過程，通常是以上兩種設(shè)計(jì)方法的結(jié)合。設(shè)計(jì)時(shí)需要考慮多個(gè)目標(biāo)的綜合平衡。在高層系統(tǒng)用自上而下的設(shè)計(jì)方法實(shí)現(xiàn)，而使用自下而上的方法從庫元件或 以往設(shè)計(jì)庫中調(diào)用已有的設(shè)計(jì)單元?；旌显O(shè)計(jì)方法兼有以上兩種方法的優(yōu)點(diǎn)，并且可使用先進(jìn)的矢量測試方法。 本次設(shè)計(jì)用 VerilogHDL 語言設(shè)計(jì)一個(gè)計(jì)數(shù)器系統(tǒng)，自上而下的設(shè)計(jì)方式本就是VerilogHDL 的特點(diǎn)，并且由以上分析可以看出自上而下的設(shè)計(jì)方式在系統(tǒng)級(jí)結(jié)構(gòu)設(shè)計(jì)的優(yōu)點(diǎn)，因此本設(shè)計(jì)采用了自上而下的設(shè)計(jì)方式。 河北大學(xué) 2020 屆本科生畢業(yè)論文（設(shè)計(jì)） 6 圖 21 計(jì)數(shù)器 整體設(shè)計(jì)框圖 2 計(jì)數(shù)器整體設(shè)計(jì)方案 該設(shè)計(jì)整體設(shè)計(jì)方案如圖 11，主要有地址寄存器、狀態(tài)寄存器、數(shù)據(jù)寄存器、計(jì)數(shù)器、脈寬調(diào)制 模塊 和捕獲數(shù)據(jù)寄存器等模塊組成。 其中地址寄存器主要用于對(duì)發(fā)送數(shù)據(jù)的目的寄存器尋址，地址范圍為 000100，各地址對(duì)應(yīng)寄存器及作用為： 000：狀態(tài)寄存器，用于存放計(jì)數(shù)器工作模式選擇數(shù)據(jù)； 001：數(shù)據(jù)寄存器 jia 高 8 位，加計(jì)數(shù)器最大值高 8 位數(shù)據(jù)； 010：數(shù)據(jù)寄存器 jia 低 8 位，加計(jì)數(shù)器最大值低 8 位數(shù)據(jù)； 011：數(shù)據(jù)寄存器 jian 高 8 位，減計(jì)數(shù)器初值高 8 位數(shù)據(jù)； 100：數(shù)據(jù)寄存器 jian 低 8 位，減計(jì)數(shù)器初值低 8 位數(shù)據(jù)； 狀態(tài)寄存器用于計(jì)數(shù)器工作模式選擇，所設(shè)計(jì)計(jì)數(shù)器共有：加計(jì)數(shù)、減計(jì)數(shù)、捕獲模式、脈 寬調(diào)制模式四個(gè)狀態(tài)，與狀態(tài)寄存器所對(duì)應(yīng)狀態(tài)為： 0000000：加計(jì)數(shù)； 0000001：減計(jì)數(shù)； 0000010：捕獲模式； 0000011：脈寬調(diào)模式。 控制信號(hào)有數(shù)據(jù)讀取信號(hào)、捕獲信號(hào)、捕獲數(shù)據(jù)輸出信號(hào)。數(shù)據(jù)讀取信號(hào)作用為：當(dāng)8 位數(shù)據(jù)線 3 位地址線 時(shí)鐘信號(hào) 控制信號(hào) （數(shù)據(jù)讀取信號(hào)、捕獲信號(hào) 、捕獲數(shù)據(jù) 數(shù)據(jù)輸出信號(hào)） 16 位輸出數(shù)據(jù)線 16 位加減 /計(jì)數(shù)器 輸出數(shù)據(jù)寄存器 狀態(tài) 寄存器 (地址 000) 捕獲數(shù)據(jù)寄存器 脈寬調(diào)制 模塊 數(shù)據(jù) 寄存器 a(地址 001010) 數(shù)據(jù) 寄存器 b(地址 011100) 地址寄存器（ 000100） 河北大學(xué) 2020 屆本科生畢業(yè)論文（設(shè)計(jì)） 7 數(shù)據(jù)線數(shù)據(jù)準(zhǔn)備好、地址準(zhǔn)備好時(shí)，讀取信號(hào)生效時(shí)才能將數(shù)據(jù)線的數(shù)據(jù)讀入各數(shù)據(jù)寄存器中，這樣可以有效保證輸入的數(shù)據(jù)的準(zhǔn)確性。捕獲信號(hào)作用為當(dāng)計(jì)數(shù)器工作于捕獲模式時(shí)，捕獲信號(hào)有效時(shí)將計(jì)數(shù)器中的數(shù)據(jù)捕獲進(jìn)入捕獲數(shù)據(jù)寄存器；捕獲數(shù)據(jù)輸出信號(hào)的作用為將捕獲的數(shù)據(jù)由輸出數(shù)據(jù)線輸出，在捕獲、輸出 捕獲數(shù)據(jù)過程中，計(jì)數(shù)器保持計(jì)數(shù)。 河北大學(xué) 2020 屆本科生畢業(yè)論文（設(shè)計(jì)） 8 3 計(jì)數(shù)器 /定時(shí)器各種工作方式的設(shè)計(jì) 本設(shè)計(jì)分為加計(jì)數(shù)模塊、減計(jì)數(shù)模塊和頂層模塊，捕獲功能與脈寬調(diào)制功能設(shè)計(jì)在頂層模塊中。 本設(shè)計(jì)所有程序均通過 Quartus II 編譯平臺(tái)編譯仿真通過。 計(jì)數(shù) 工作模式 計(jì)數(shù)模塊分為加計(jì)數(shù)模塊和減計(jì)數(shù)模塊，計(jì)數(shù)進(jìn)制數(shù)據(jù)可以設(shè)定。 16 位加計(jì)數(shù)器模塊 16 位計(jì)數(shù)器只有對(duì)脈沖進(jìn)行計(jì)數(shù)功能，有 16位進(jìn)制數(shù)據(jù)可以由設(shè)定端口（ indate[150]） ,復(fù)位端口，和 16 位數(shù)據(jù)輸出端口。 圖 31 16位加計(jì)數(shù)器器件圖 程序流程圖： 16 位加計(jì)數(shù)器源程序： 開始 檢測到脈沖輸入 是否到設(shè)定進(jìn)制值 N Y 計(jì)數(shù)器清零，重新開始加計(jì)數(shù) 圖 32 16位加計(jì)數(shù) 流程圖 器 流程圖 進(jìn)制數(shù)值設(shè)定 河北大學(xué) 2020 屆本科