【文章內(nèi)容簡(jiǎn)介】 資預(yù)算 兆日元的 20 年規(guī)劃。日本走政府與民間企業(yè)相互合作的道路，如車輛信息通訊系統(tǒng)（VICS）的運(yùn)作方式極大地調(diào)動(dòng)了企業(yè)的積極性，加速了日本 ITS 的開發(fā)與應(yīng)用。歐洲 ITS 發(fā)展?fàn)顩r：歐洲在 ITS 應(yīng)用方面的進(jìn)展介于日本和美國(guó)之間。目前正在進(jìn)行 Telematic 的全面開發(fā)，計(jì)劃在全歐洲建立專門的交通（以道路交通為主）無線數(shù)據(jù)通信網(wǎng)，并正在開發(fā)先進(jìn)的出行信息服務(wù)系統(tǒng)（ATIS ），車輛控制系統(tǒng)（AVCS），商業(yè) 4 / 28車輛運(yùn)行系統(tǒng)（ACVO），電子收費(fèi)系統(tǒng)等。在 20 世紀(jì) 80 年代中期，歐洲 10 多個(gè)國(guó)家投資 50 多億美元，旨在完善道路設(shè)施，提高服務(wù)水平。歐盟從 1984 年到 1998 年僅用于ITS 共同研究開發(fā)項(xiàng)目的預(yù)算就達(dá) 280 億歐洲貨幣單位。其他國(guó)家 ITS 發(fā)展?fàn)顩r：韓國(guó) ITS 示范工程選在光州市，預(yù)計(jì)耗資 100 億韓元，選取了交通感誚信號(hào)系統(tǒng)，公共車乘客信息系統(tǒng)，動(dòng)態(tài)線路引導(dǎo)系統(tǒng)，自動(dòng)化，及時(shí)播報(bào)系統(tǒng)，電子收費(fèi)系統(tǒng)，停車預(yù)報(bào)系統(tǒng)，動(dòng)態(tài)測(cè)重系統(tǒng)，ITS 中心等 9 項(xiàng)內(nèi)容；馬來西亞ITS 建設(shè)集中在多媒體超級(jí)走廊，從位于吉隆坡 88 層的國(guó)油雙峰塔開始，南伸至雪邦新國(guó)際機(jī)場(chǎng)，達(dá) 750 平方公里。目標(biāo)是利用兆位光纖網(wǎng)絡(luò)，把多媒體資訊城，國(guó)際機(jī)場(chǎng)，新聯(lián)邦首都等大型基礎(chǔ)設(shè)施聯(lián)系起來；新加坡 ITS 建設(shè)集中在先進(jìn)的城市交通管理系統(tǒng)方面，該系統(tǒng)除了具有傳統(tǒng)功能，如信號(hào)控制，交通檢測(cè)，交通誘導(dǎo)外，還包括用電子計(jì)費(fèi)卡控制車流量。在高峰時(shí)段和擁擠路段還可以自動(dòng)提高通行費(fèi)，盡可能合理地控制道路的使用效率。 本課題的研究目的和意義通過設(shè)計(jì)一個(gè)交通信號(hào)燈控制系統(tǒng)，從而鍛煉自己的動(dòng)手能力，深入了解一下交通燈的工作原理。綜合應(yīng)用微機(jī)原理等課程方面的知識(shí)，熟練掌握仿真系統(tǒng)的使用方法，達(dá)到提高綜合應(yīng)用相關(guān)知識(shí)的能力，掌握系統(tǒng)全部設(shè)計(jì)過程的目的。通過課程設(shè)計(jì)，熟練掌握匯編語言的編程方法，將理論聯(lián)系到實(shí)踐中去，提高我們的動(dòng)腦和動(dòng)手的能力，提高我們的邏輯抽象能力。隨著社會(huì)的發(fā)展，人們的消費(fèi)水平不斷的提高，私人車輛不斷的增加。人多、車多道路少的道路交通狀況已經(jīng)很明顯了。車輛的增加反映出了國(guó)家的整體進(jìn)步，但是也給人民帶來了其他的一些負(fù)面的影響。我國(guó)是 13 億多人口的大國(guó)，到 2022 年，全國(guó)的機(jī)動(dòng)車保有量超過了 8000 萬，而全國(guó)公路通車總里程只有 萬公里。靜態(tài)比例為：人均車輛越 輛，而人均道路只有 公里；每輛車均道路占有量約為 公里；且其中 90%的道路屬于機(jī)動(dòng)車與非機(jī)動(dòng)車和行人混雜。今后幾年機(jī)動(dòng)車輛數(shù)字還在急劇增加，道路超負(fù)荷承載，致使交通事故逐年增加。因此我們需要開發(fā)新型的交通控制系統(tǒng)。 本文的主要工作本文在 EDA 技術(shù)的基礎(chǔ)上，利用 FPGA 的相關(guān)知識(shí)設(shè)計(jì)了交通燈控制系統(tǒng)，可以根 5 / 28據(jù)實(shí)際情況對(duì)燈亮?xí)r間進(jìn)行自由調(diào)整，整個(gè)設(shè)計(jì)系統(tǒng)通過 Max+PlusⅡ軟件進(jìn)行了模擬仿真，并下載到 FPGA 器件中進(jìn)行硬件的調(diào)試，驗(yàn)證了設(shè)計(jì)的交通信號(hào)燈控制電路完全可以實(shí)現(xiàn)預(yù)定的功能，具有一定的實(shí)用性。 6 / 282 EDA 相關(guān)知識(shí)介紹 FPGA 概述 FPGA 的基本結(jié)構(gòu)FPGA 是高密度的 PLD，其集成度可達(dá) 3 萬門／片以上。圖 是 Xilinx 公司的FPGA，它由三種編程單元和一個(gè)用于存放編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器構(gòu)成。這三種可編程單元是 IOB（Input／Output Block 可編程輸入／輸出單元），CLB（Configurable Logic Block 可編程邏輯單元）和 IR（Interconnect Resource 互連資源）。它們的工作狀態(tài)全部由編程存儲(chǔ)器中的數(shù)據(jù)設(shè)定。CLB 提供用 戶所需要的邏輯功能。由于這三部分都是可編程的，所以改變芯片的功能除了靠改變各 CLB 之間的連接，也可以通過改變各個(gè) CLB所實(shí)現(xiàn)的邏輯功能來完成。 FPGA 中的編程信息將存儲(chǔ)在專用的靜態(tài) RAM 中；RAM 觸發(fā)器的每一位，存儲(chǔ)一個(gè)編程信息。系統(tǒng)上電時(shí)，編程信息就由外部傳入到這些存儲(chǔ)單元中， FPGA 就可以按照這些信息來形成內(nèi)部的構(gòu)造和連接，以實(shí)現(xiàn)所需要的功能。圖 FPGA 基本結(jié)構(gòu)　FPGA 編程開發(fā)　　FPGA 中有大量實(shí)現(xiàn)組合邏輯的資源，可以完成較大規(guī)模的組合邏輯電路設(shè)計(jì)，而其中相當(dāng)數(shù)量的存儲(chǔ)電路（觸發(fā)器）又可完成復(fù)雜的時(shí)序邏輯電路設(shè)計(jì)。通過使用各種 7 / 28EDA 工具，用原理圖或硬件描述語言，可以很方便地將復(fù)雜的電路在 FPGA 中實(shí)現(xiàn)。像典型的數(shù)字系統(tǒng)分頻器，數(shù)字鐘，數(shù)字頻率計(jì)等等都可用 FPGA 完成。　　FPGA 的開發(fā)系統(tǒng)包括軟件和硬件兩個(gè)部分。開發(fā)系統(tǒng)軟件指專用的編程語言和相應(yīng)的匯編程序或編譯程序。開發(fā)系統(tǒng)硬件部分包括計(jì)算機(jī)和編程器。編程器是對(duì) FPGA進(jìn)行寫入和擦除的專用裝置，能夠提供寫入或擦除操作所需要的電源電壓和控制信號(hào)，并通過串行接口從計(jì)算機(jī)接收編程數(shù)據(jù)，最終寫進(jìn) FPGA 之中。90 年代初 Lattice 首先推出了一種新型可編程邏輯器件———ISP—PLD（ In－SystemProgrammable PLD 在系統(tǒng)可編程邏輯器件），將原屬于編程器的寫入／擦除控制電路及高壓脈沖發(fā)生電路集成于 FPGA 中，這樣，在編程時(shí)就不必使用編程器，而且由于只需外加 5V 電壓，所以不必將 FPGA 從系統(tǒng)中取出，從而實(shí)現(xiàn)“在系統(tǒng)”編程。FPGA 設(shè)計(jì)主要分為設(shè)計(jì)輸入、綜合、功能仿真（前仿真）、設(shè)計(jì)實(shí)現(xiàn)、時(shí)序仿真（后仿真）、配置下載六個(gè)步驟。設(shè)計(jì)輸入包括硬件描述語言 HDL、狀態(tài)圖與原理圖三種方式。對(duì)于簡(jiǎn)單的設(shè)計(jì)，可以使用原理圖或 A－ BEL 進(jìn)行設(shè)計(jì)；對(duì)于較復(fù)雜的設(shè)計(jì)，可以用行為描述語言（如 VHDL 語言）和原理圖或二者結(jié)合進(jìn)行設(shè)計(jì)。功能仿真用來驗(yàn)證設(shè)計(jì)的邏輯功能；在設(shè)計(jì)的過程中，對(duì)部分功能或整個(gè)設(shè)計(jì)均可進(jìn)行仿真。設(shè)計(jì)實(shí)現(xiàn)是指從設(shè)計(jì)輸入文件到位流文件（只對(duì) FPGA 而言）。在該過程中，經(jīng)軟件自動(dòng)地對(duì)設(shè)計(jì)文件進(jìn)行映射、布局、布線，產(chǎn)生相應(yīng)的位流數(shù)據(jù)文件。時(shí)序仿真是在設(shè)計(jì)實(shí)現(xiàn)后，針對(duì)器件的布局、布線方案進(jìn)行時(shí)延仿真和分析定時(shí)關(guān)系。 FPGA 設(shè)計(jì)流程FPGA 設(shè)計(jì)人體分為設(shè)計(jì)輸入、綜合、功能仿真（前仿真）、實(shí)現(xiàn)、時(shí)序仿真（后仿真）、配置下載等六個(gè)步驟，設(shè)計(jì)流程如圖 所示。下面分別介紹各個(gè)設(shè)計(jì)步驟。 8 / 28（1）設(shè)計(jì)輸入設(shè)計(jì)輸入包括使用硬件描述語言 HDL、狀態(tài)圖與原理圖輸入三種方式。HDL 設(shè)計(jì)方式是現(xiàn)今設(shè)計(jì)大規(guī)模數(shù)字集成電路的良好形式，除 IEEE 標(biāo)準(zhǔn)中 VHDL 與 Verilog HDL兩種形式外，尚有各自 FPGA 廠家推出的專用語言，如 Quartus 下的 AHDL。HDL 語言描述在狀態(tài)機(jī)、控制邏輯、總線功能方面較強(qiáng)，使其描述的電路能特定綜合器（如Synopsys 公司的 FPGA Compiler II 或 FPGA Express）作用下以具體硬件單元較好地實(shí)現(xiàn)；而原理圖輸入在頂層設(shè)計(jì)、數(shù)據(jù)通路邏輯、手工最優(yōu)化電路等方面具有圖形化強(qiáng)、單元節(jié)儉、功能明確等特點(diǎn)，另外，在 Altera 公司 Quartus 軟件環(huán)境下，可以使用 Momory Editor 對(duì)內(nèi)部 memory 進(jìn)行直接編輯置入數(shù)據(jù)。常用方式是以 HDL 語言為主，原理圖為輔，進(jìn)行混合設(shè)計(jì)以發(fā)揮二者各自特色。時(shí)序仿真時(shí)序分析配置器件仿真網(wǎng)表報(bào)告文件位流文件必要的修改設(shè)計(jì)實(shí)現(xiàn)設(shè)計(jì)綜合功能仿真必要的修改設(shè)計(jì)輸入圖 FPGA 設(shè)計(jì)流程圖 9 / 28通常，F(xiàn)PGA 廠商軟件與第三方軟件設(shè)有接口，可以把第三方設(shè)計(jì)文件導(dǎo)入進(jìn)行處理。如 Quartus 與 Foundation 都可以把 EDIF 網(wǎng)表作為輸入網(wǎng)表而直接進(jìn)行布局布線，布局布線后，可再將生成的相應(yīng)文件交給第三方進(jìn)行后續(xù)處理。（2）設(shè)計(jì)綜合綜合，就是針對(duì)給定的電路實(shí)現(xiàn)功能和實(shí)現(xiàn)此電路的約束條件，如速度、功耗、成本及電路類型等，通過計(jì)算機(jī)進(jìn)行優(yōu)化處理，獲得一個(gè)能滿足上述要求的電路設(shè)計(jì)方案。也就是是說，被綜合的文件是 HDL 文件（或相應(yīng)文件等），綜合的依據(jù)是邏輯設(shè)計(jì)的描述和各種約束條件，綜合的結(jié)果則是一個(gè)硬件電路的實(shí)現(xiàn)方案，該方案必須同時(shí)滿足預(yù)期的功能和約束條件。對(duì)于綜合來說，滿足要求的方案可能有多個(gè)，綜合器將產(chǎn)生一個(gè)最優(yōu)的或接近最優(yōu)的結(jié)果。因此，綜合的過程也就是設(shè)計(jì)目標(biāo)的優(yōu)化過程，最后獲得的結(jié)構(gòu)與綜合器的工作性能有關(guān)。FPGA Compiler II 是一個(gè)完善的 FPGA 邏輯分析、綜合和優(yōu)化工具，它從 HDL 形式未優(yōu)化的網(wǎng)表中產(chǎn)生優(yōu)化的網(wǎng)表文件，包括分析、綜合和優(yōu)化三個(gè)步驟。其中，分析是采用 Synopsys 標(biāo)準(zhǔn)的 HDL 語法規(guī)則對(duì) HDL 源文件進(jìn)行分析并糾正語法錯(cuò)誤；綜合是以選定的 FPGA 結(jié)構(gòu)和器件為目標(biāo)，對(duì) HDL 和 FPGA 網(wǎng)表文件進(jìn)行邏輯綜合；而優(yōu)化則是根據(jù)用戶的設(shè)計(jì)約束對(duì)速度和面積進(jìn)行邏輯優(yōu)化，產(chǎn)生一個(gè)優(yōu)化的 FPGA 網(wǎng)表文件，以供 FPGA 布局和布線工具使用，即將電路優(yōu)化于特定廠家器件庫(kù)，獨(dú)立于硅持性，但可以被約束條件所驅(qū)動(dòng)。利用 FPGA Compiler II 進(jìn)行設(shè)計(jì)綜合時(shí)，應(yīng)在當(dāng)前 Project 下導(dǎo)入設(shè)計(jì)源文件，自動(dòng)進(jìn)行語法分析，在語法無誤并確定綜合方式、目標(biāo)器件、綜合強(qiáng)度、多層保持選擇、優(yōu)化目標(biāo)等設(shè)置后，即可進(jìn)行綜合與優(yōu)化。在此可以將兩步獨(dú)立進(jìn)行，在兩步之間進(jìn)行約束指定，如時(shí)鐘的確定、通路與端口的延時(shí)、模塊的算子共享、寄存器的扇出等。如果設(shè)計(jì)模型較大，可以采用層次化方式進(jìn)行綜合，先綜合下級(jí)模塊，后綜合上級(jí)模塊。在進(jìn)行上級(jí)模塊綜合埋設(shè)置下級(jí)模塊為 Don39。t Touch，使設(shè)計(jì)與綜合過程合理化。綜合后形成的網(wǎng)表可以以 EDIF 格式輸出，也可以以 VHDL 或 Verilog HDL 格式輸出，將其導(dǎo)入FPGA 設(shè)計(jì)廠商提供的可支持第三方設(shè)計(jì)輸入的專用軟件中，就可進(jìn)行后續(xù)的 FPGA 芯片的實(shí)現(xiàn)。綜合完成后可以輸出報(bào)告文件，列出綜合狀態(tài)與綜合結(jié)果，如資源使用情況、綜合后層次信息等。 VHDL 硬件描述語言VHDL 是超高速集成電路硬件描述語言的英文字頭縮寫簡(jiǎn)稱，其英文全名是 Very 10 / 28High Speed Integrated Circuit Hardware Description Language。它是在 7080 年代中由美國(guó)國(guó)防部資助的 VHSIC(超高速集成電路)項(xiàng)目開發(fā)的產(chǎn)品，誕生于 1982 年。1987 年底，VHDL 被 IEEE(The Institute of Electrical and Electronics Engineers)確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本(IEEE std 10761987 標(biāo)準(zhǔn))之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境。此后，VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn) HDL。1993 年，IEEE 對(duì) VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 ANSI/IEEE std 10761993 版本。1996 年 IEEE 成為 VHDL 綜合標(biāo)準(zhǔn)。VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適用于可編程邏輯芯片的應(yīng)用設(shè)計(jì)。與其它的 HDL 相比，