【文章內(nèi)容簡(jiǎn)介】 設(shè)計(jì)并制作出一種數(shù)字頻率計(jì)，其技術(shù)指標(biāo)如下： （1）頻率測(cè)量范圍： —128MHz； （2）輸入電壓幅度： 300mV； （3）輸入信號(hào)波形：任意周期方波信號(hào)；（4）顯示位數(shù)： 8 位 LED 數(shù)碼管顯示；第二章 硬件電路設(shè)計(jì) 系統(tǒng)頂層電路設(shè)計(jì)等精度數(shù)字頻率計(jì)涉及到的計(jì)算包括加、減、乘、除，耗用的資源比較大，用一般中小規(guī)模的 FPGA 芯片難以實(shí)現(xiàn)。因此，我們選擇單片機(jī)和 FPGA 的結(jié)合來(lái)實(shí)現(xiàn)。電路系統(tǒng)原理圖如圖 21 所示，其中單片機(jī)完成整個(gè)測(cè)量電路的測(cè)試控制、數(shù)據(jù)處理和顯示輸出；FPGA 完成測(cè)頻功能。顯示電路采用 7 段 LED 動(dòng)態(tài)顯示，由單片機(jī) P2口直接驅(qū)動(dòng) [4].S T C 8 9 C 5 2 R C單片機(jī)P 0P 27 段 L E D 數(shù)碼管2 0 M H z 晶振倍頻到 1 0 0 M H z信號(hào)放大整形電路待測(cè)信號(hào)B C L KT C L KF P G AD A T A [ 7 . . 0 ]圖 21 系統(tǒng)原理圖等精度頻率計(jì)主要由由以下幾個(gè)部分構(gòu)成：①信號(hào)放大整形電路：用于對(duì)待測(cè)信號(hào)進(jìn)行放大整形，以便作為 FPGA 的輸入信號(hào)。②測(cè)頻電路：是測(cè)頻的核心模塊，由 FPGA 擔(dān)任。③單片機(jī)模塊：用于控制 FPGA 的測(cè)頻操作和讀取測(cè)頻數(shù)據(jù)，并發(fā)出相應(yīng)數(shù)據(jù)處理。安排單片機(jī)的 P0 口直接讀取測(cè)試數(shù)據(jù)?？刂泼顝?P1 口或是 P3 的相關(guān)口線發(fā)出。④20MHz 的標(biāo)準(zhǔn)頻率信號(hào)源：本模塊采用倍頻技術(shù)，倍頻出一個(gè) 100MHz 標(biāo)準(zhǔn)頻率信號(hào)源，產(chǎn)生 100MHz 的標(biāo)準(zhǔn)頻率給 FPGA 使用。⑤數(shù)碼管顯示模塊：采用 8 個(gè) 7 段 LED 動(dòng)態(tài)顯示，使用 P2 口作為段信息的輸出，使用 P1 口的低四位控制串行移位寄存器的三個(gè)輸入及 CLK 端，實(shí)現(xiàn) LED 的動(dòng)態(tài)掃描。 FPGA 測(cè)頻模塊邏輯設(shè)計(jì)根據(jù)圖 11 和圖 12 以及測(cè)頻原理說(shuō)明，可以比較容易地寫(xiě)出相應(yīng)的 VHDL 功能描述。圖 22 為 VHDL 描述的 RTL 電路圖（圖中 spul 為外部清零信號(hào)，由電源： 220V、50Hz。按鍵輸入） [6]。與單片機(jī)的接口按照如下方式連接：① 單片機(jī)的 P0 口接 8 位數(shù)據(jù) DATA[7..0]，負(fù)責(zé)讀取測(cè)頻數(shù)據(jù)；② START 信號(hào)輸出到單片機(jī)的 口線，通過(guò)中斷的方式來(lái)判斷計(jì)數(shù)是否結(jié)束，以確定何時(shí)可以讀取數(shù)據(jù)；③ ， 和 與 SEL[2..0]相接，用于控制多路數(shù)據(jù)選擇器，當(dāng) SEL 分別為“000” 、 “001”、 “010”、 “011”時(shí)，由低 8 位到高 8 位讀出標(biāo)準(zhǔn)頻率計(jì)數(shù)值；當(dāng) SEL 分別為“100” 、 “101”、 “110”、 “111”時(shí)，由低 8 位到高 8 位讀出待測(cè)頻率計(jì)數(shù)值。圖 22 等精度頻率計(jì) FPGA 部分的 RTL 電路圖④ 接清零信號(hào) CLR，高電平有效。每一個(gè)測(cè)頻周期開(kāi)始，都應(yīng)該首先清零。⑤ 接預(yù)置門(mén)控信號(hào) CL，CL 是由定時(shí)器 T0 產(chǎn)生的一個(gè)周期為 2S 的方波信號(hào)，即每隔 1S 鐘左右測(cè)試一次頻率，頻率低于 1Hz 后，測(cè)頻的間隔會(huì)大于 1S 鐘，特別是待測(cè)頻率為 時(shí)，每隔 10S 鐘測(cè)試一次。 單片機(jī)主控模塊STC89C52RC 單片機(jī)是宏晶科技推出的新一代超強(qiáng)抗干擾/高速/ 低功耗的單片機(jī)，指令代碼完全兼容傳統(tǒng)的 8051 單片機(jī)，12 時(shí)鐘/機(jī)器周期和 6 時(shí)鐘/ 機(jī)器周期可以任意選擇。其封裝有 LQFP44，PDIP40 ，PLCC44 及 PQFQ44，本設(shè)計(jì)中所使用的是PDIP40 封裝，圖形如圖 23 所示 [7]。圖 23 STC89C52RC 單片機(jī) PDIP40 封裝圖STC89C52RC 單片機(jī)特點(diǎn)如下：⑴、增強(qiáng)型 6 時(shí)鐘/機(jī)器周期、12 時(shí)鐘/機(jī)器周期任意設(shè)置。⑵、工作電壓：～（5V 單片機(jī)）/～（3V 單片機(jī)） 。⑶、工作頻率：0～40MHz，相當(dāng)于普通 8051 單片機(jī)；實(shí)際使用范圍為0～80MHz。⑷、8KB 片內(nèi) Flash 程序存儲(chǔ)器，擦寫(xiě)次數(shù) 10 萬(wàn)次以上。⑸、片上集成 512B RAM 數(shù)據(jù)存儲(chǔ)器。⑹、通用 I/O 口（32/36 個(gè)） ，復(fù)位后為： PP2 、 PP4 是弱上拉/準(zhǔn)雙向口（與普通 MCS51 I/O 口功能一樣） ；P0 口是開(kāi)漏輸出口，作為總線擴(kuò)展時(shí)用，不用加上拉電阻；P0 口作為 I/O 口用時(shí)，需加上拉電阻。⑺、ISP 在系統(tǒng)可編程，無(wú)需專(zhuān)用編程器/仿真器，可通過(guò)串口（ P30/ P31）直接下載用戶程序，8KB 程序 3s 即可完成一片。⑻、芯片內(nèi)置 EEPROM 功能。⑼、硬件看門(mén)狗（WDT） 。⑽、共 3 個(gè) 16 位定時(shí)器/計(jì)數(shù)器，兼容普通 MCS51 單片機(jī)的定時(shí)器，其中定時(shí)器T0 還可以當(dāng)成 2 個(gè) 8 位定時(shí)器使用。 ⑾、外部中斷 4 路，下降沿中斷或低電平觸發(fā)中斷，掉電模式可由外部中斷喚醒。⑿、全雙工異步串行口（UART） ，兼容普通 8051 單片機(jī)的串口。⒀、工作溫度范圍：0℃～75℃/－40℃～＋85℃。除此之外，STC89C52RC 單片機(jī)自身還有很多獨(dú)特的優(yōu)點(diǎn)：⑴、加密性強(qiáng)， 無(wú)法解密。⑵、超強(qiáng)抗干擾。主要表現(xiàn)在：高抗靜電（ESD 保護(hù)） ，可以輕松抗御 2KV/4KV快速脈沖干擾（EFT 測(cè)試） ，寬電壓、不怕電源抖動(dòng)，寬溫度范圍為－ 40℃～＋85℃，I/O 口經(jīng)過(guò)特殊處理，單片機(jī)內(nèi)部的電源供電系統(tǒng)、時(shí)鐘電路、復(fù)位電路及看門(mén)狗電路經(jīng)過(guò)特殊處理。⑶、三大降低單片機(jī)時(shí)鐘對(duì)外部電磁輻射的措施：禁止 ALE 輸出；如選 6 時(shí)鐘/ 機(jī)器周期，外部時(shí)鐘頻率可降一半；單片機(jī)時(shí)鐘振蕩器增益可設(shè)為 1/2gain；⑷、超低功耗：掉電模式，典型電流損耗 ；空閑模式，典型電流損耗為2mA；正常工作模式，典型電流損耗 4mA~7mA。 外圍電路設(shè)計(jì)電源模塊整個(gè)電路的供電電源如圖 24 所示，220V 交流經(jīng)變壓、整流、濾波后，由一片78L05 三端穩(wěn)壓器向系統(tǒng)提供+5V 電壓信號(hào) [8,9]。圖 24 電源模塊LED 數(shù)碼管顯示電路本設(shè)計(jì)中采用 LED 數(shù)碼管動(dòng)態(tài)顯示。 8 位數(shù)碼管采用兩個(gè) 4 位一體的共陽(yáng)型數(shù)碼管組成；段信息使用單片機(jī)的 P2 控制；為了節(jié)約口線，在位的控制上，采用了一片74LS138 芯片，把 A，B ， C 三個(gè)腳分別用 、 及 控制，此外把 6 號(hào)腳接單片機(jī) 腳，用來(lái)控制數(shù)碼管的亮滅。電路圖如圖 25 所示。圖 25 LED 數(shù)碼管顯示電路其他電路單片機(jī)的時(shí)鐘電路由 12MHz 的晶振提供。FPGA 的標(biāo)準(zhǔn)頻率信號(hào)由 20MHz 的有源晶振提供。被測(cè)信號(hào)經(jīng)過(guò)放大整形電路調(diào)理后輸入。第三章 軟件設(shè)計(jì) Quartus II 概述Quartus II 是 Altera 提供的 FPGA/CPLD 開(kāi)發(fā)集成環(huán)境，Altera 是世界最大可編程邏輯器件供應(yīng)商之一。Quartus II 在 21 世紀(jì)初推出，是 Altera 前一代 FPGA/CPLD 集成開(kāi)發(fā)環(huán)境 MAX 十 plus II 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。在 Quartus II 上可以完成 FPGA 開(kāi)發(fā)的整個(gè)流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程 [10]。Altera 的 Quartus II 提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng)(SOPC)設(shè)計(jì)的綜合性環(huán)境和 SOPC 開(kāi)發(fā)的基本設(shè)計(jì)工具，并為Altera DSP 開(kāi)發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境。Quartus II 設(shè)計(jì)工具完全支持 VHDL, Verilog 的設(shè)計(jì)流程，其內(nèi)部嵌有 VHDL, Verilog 邏輯綜合器。Quartus II 也可以利用第三方的綜合工具，如 Leonardo Spectrum, Synplify Pro,FPGA Compiler II，并能直接調(diào)用這些工具。同樣，Quartus II 具備仿真功能，同時(shí)也支持第三方的仿真工具，如 ModelSim。此外，QuartusII 與 MATLAB 和 DSP Builder 結(jié)合，可以進(jìn)行基于FPGA 的 DSP 系統(tǒng)開(kāi)發(fā)