【文章內(nèi)容簡介】 ng）或全部（all）的類型，單擊其右上方的list，出現(xiàn)該類型的所有節(jié)點。單擊中間的雙右方向鍵》，所有信號出現(xiàn)在右方Selected Nodes欄中，確認后返回波形文件。以時鐘脈沖方式對輸入信號A，B進行編輯，使之具有“00”“01”“10”“11”這4種狀態(tài)，這里對A、B都選用時鐘信號激勵，單擊“”周期分別設(shè)為20ns、40ns。、。 設(shè)置仿真觀察點 Node Finder圖 時鐘設(shè)置1功能仿真設(shè)置，選擇Processing→Simulator Tool命令。在其對話框的仿真模式Simulator Mode中選擇功能仿真Functional，單擊其右側(cè)的Generate Functional Simulation Netlist按鈕，Quartus II將產(chǎn)生設(shè)計文件的功能仿真網(wǎng)表，并設(shè)置仿真激勵文件。在仿真器設(shè)置對話框的仿真輸入選項Simulator input欄目下。然后選擇Overwrite simulation input filewith simulation results，單擊下方的Start按鈕，啟動仿真器，實現(xiàn)功能仿真。功能仿真結(jié)束后單擊Open按鈕，返回波形文件，就會得到功能仿真波形，可以很清楚地看到與真值表的邏輯完全相符合 Simulation Tool對話框1一位半加器程序代碼：LIBRARY IEEE。USE 。ENTITY halfadder ISPORT(a,b:IN STD_LOGIC。 s,c:OUT STD_LOGIC)。END halfadder。ARCHITECTURE hadder OF halfadder ISBEGIN s=a XOR b。 c=a AND b。END hadder。1 一位半加器功能仿真圖由圖可知，第一段距離，a、b輸入都是0，所以和s和進位位c都是0，滿足半加器的原理，而第四段，a、b輸入都是1，所以和是10，但s是一位數(shù)，所以為0,1+1產(chǎn)生進位，所以c為1；由次可以看出所得仿真波形是正確的。 基于Quartus II的全加器運算 全加器的原理、真值表和原理圖全加器的原理全加器是實現(xiàn)兩個一位二進制數(shù)及低位來的進位數(shù)相加，求得和及向高位進位的邏輯電路。所以全加器有三個輸入端（A，B，Ci）和兩個輸出端（S，C0）。其中A，B，Ci為三個加數(shù)，Ci為來自低位的進位，S為相加的“和”，C0表示加運算是否產(chǎn)生進位，高電平有效。用門電路實現(xiàn)兩個二進制數(shù)相加并求出和的組合線路，稱為一位全加器。一位全加器可以處理低位進位，并輸出本位加法進位。多個一位全加器進行級聯(lián)可以得到多位全加器。 全加器的真值表輸入輸出ABCiC0S0000000101010010111010001101101101011111由全加器的真值表可得全加器(FA)的邏輯表達式為：S=A⊕B⊕CiC0=AB+B Ci +A Ci 全加器流程圖一位全加器的建立過程可以參見半加器的建立過程。一位全加器的程序代碼：LIBRARY IEEE。USE 。ENTITY fadd ISPORT(a,b,ci:IN STD_LOGIC。 sum,co:OUT STD_LOGIC)。END fadd。ARCHITECTURE fad OF fadd ISBEGINsum=(a XOR b) XOR ci。co=(a AND b) or (a AND ci) OR (b and ci)。END ARCHITECTURE fad。 一位全加器功能仿真圖由圖可以看出，第二段a、b、ci分別輸入為0、0，所以s為1，高位進位位c0為0；由第四段a、b、ci分別輸入為0，所以s為0，而三個數(shù)相加產(chǎn)生進位位，所以c0為1；滿足全加器真值表提供的結(jié)果，所以仿真正確。4 基于Quartus II的乘法、除法器的設(shè)計與實現(xiàn) 基于Quartus II的乘法器運算 乘法器的原理和流程圖乘法器的原理乘法器是一種完成兩個互不相關(guān)的模擬信號相乘作用的電子器件。它可以將兩個二進制數(shù)相乘。它是由更基本的加法器組成的。乘法器可以通過使用一系列計算機算數(shù)技術(shù)來實現(xiàn)數(shù)。大多數(shù)的技術(shù)涉及了對部分積的計算（其過程和我們使用豎式手工計算多位十進制數(shù)乘法十分類似），然后將這些部分積相加起來。這一過程與小學(xué)生進行多位十進制數(shù)乘法的過程類似，不過在這里根據(jù)二進制的情況進行了修改。乘法器不僅作為乘法、除法、乘方和開方等模擬運算的主要基本單元，而且還廣泛用于電子通信系統(tǒng)作為調(diào)制、解調(diào)、混頻、鑒相和自動增益控制；另外還可用于濾波、波形形成和頻率控制等場合，因此是一種用途廣泛的功能電路。一個理想的通用乘法器，不應(yīng)當(dāng)對任何一個輸入信號的極性加以限制，也就是說，應(yīng)當(dāng)具有能完成四個象限的運算功能的電路。乘法器主要分模擬乘法器和硬件乘法器。模擬乘法器是對兩個模擬信號（電壓或電流）實現(xiàn)相乘功能的的有源非線性器件。主要功能是實現(xiàn)兩個互不相關(guān)信號相乘，即輸出信號與兩輸入信號相乘積成正比。它有兩個輸入端口，即X和Y輸入端口。乘法器兩個輸入信號的極性不同，其輸出信號的極性也不同。如果用XY坐標平面表示，則乘法器有四個可能的工作區(qū)，即四個工作象限,若信號均限定為某一極性的電壓時才能正常工作，該乘法器稱為單象限乘法器；若信號中一個能適應(yīng)正、負兩種極性電壓，而另一個只能適應(yīng)單極性電壓，則為二象限乘法器；若兩個輸入信號能適應(yīng)四種極性組合，稱為四象限乘法器。集成模擬乘法器的常見產(chǎn)品有BG31F159F159MC1495等。硬件乘法器，其基礎(chǔ)就是加法器結(jié)構(gòu)，它已經(jīng)是現(xiàn)代計算機中必不可少的一部分。乘法器的模型就是基于“移位和相加”的算法。在該算法中，乘法器中每一個比特位都會產(chǎn)生一個局部乘積。第一個局部乘積由乘法器的LSB產(chǎn)生，第二個乘積由乘法器的第二位產(chǎn)生，以此類推。如果相應(yīng)的乘數(shù)比特位是1，那么局部乘積就是被乘數(shù)的值，如果相應(yīng)的乘數(shù)比特位是0，那么局部乘積全為0。每次局部乘積都向左移動一位。乘法器可以用更普遍的方式來表示。每個輸入，局部乘積數(shù)，以及結(jié)果都被賦予了一個邏輯名稱（如AABB2），而這些名稱在電路原理圖中就作為了信號名稱。在原理圖的乘法例子中比較信號名稱，就可以找到乘法電路的行為特性。在乘法器電路中，乘數(shù)中的每一位都要和被乘數(shù)的每一位相與，并產(chǎn)生其相應(yīng)的乘積位。這些局部乘積要饋入到全加器的陣列中（合適的時候也可以用半加器），同時加法器向左移位并表示出乘法結(jié)果。最后得到的乘積項在CLA電路中相加。注意，某些全加器電路會將信號帶入到進位輸入端（用于替代鄰近位的進位）。這就是一種全加器電路的應(yīng)用；全加器將其輸入端的任何三個比特相加。隨著乘數(shù)和被乘數(shù)位數(shù)的增加，乘法器電路中的加法器位樹也要相應(yīng)的增加。通過研究CLA電路的特性，也可以在乘法器中開發(fā)出更快的加法陣列。8位二進制乘法器設(shè)計原理該乘法器是有由8 位加法器構(gòu)成的以時序方式設(shè)計的8 位乘法器，采用逐項移位相加的方法來實現(xiàn)相乘。用乘數(shù)的各位數(shù)碼，從低位開始依次與被乘數(shù)相乘，每相乘一次得到的積稱為部分積，將第一次（由乘數(shù)最低位與被乘數(shù)相乘）得到的部分積右移一位并與第二次得到的部分積相加，將加得的和右移一位再與第三次得到的部分積相加，再將相加的結(jié)果右移一位與第四次得到的部分積相加。直到所有的部分積都被加過一次。例如：被乘數(shù)（M7M6M5M4M3M2M1M0）和乘數(shù)（N7N6N5N4N3N2N1N0）分別為11010101和10010011,其計算過程如下圖（a） 下面分解8 位乘法器的層次結(jié)構(gòu)，分為以下4 個模塊：①右移寄存器模塊：這是一個8 位右移寄存器，可將乘法運算中的被乘數(shù)加 載于其中，同時進行乘法運算的移位操作。②加法器模塊：這是一個8 位加法器，進行操作數(shù)的加法運算。③1 位乘法器模塊：完成8 位與1 位的乘法運算。④鎖存器模塊：這是一個16 位鎖存器，同時也是一個右移寄存器，在時鐘信號的控制下完成輸入數(shù)值的鎖存與移位。按照上述算法，可以得到下圖所示之框圖和簡單流程圖。圖中8 位移位寄存器reg_8 存放乘數(shù)a，從a 的最低位開始，每次從reg_8 中移出一位，送至18 位乘法器multi_1 中，同時將被乘數(shù)加至multi_1 中，進行乘法運算，運算的結(jié)果再送至8 位加法器adder_8 中，同時取出16 位移位寄存器reg_16 的高8 位與之進行相加，相加后結(jié)果即部分積存入reg_16 中，進行移位后并保存。這樣經(jīng)過8 次對乘數(shù)a 的移位操作，所以的部分積已全加至reg_16 中，此時鎖存器reg_16 存放的值即所要求的積。 四位二進制加法器模塊 四位二進制加法器流程圖四位二進制加法器的程序代碼：library ieee。 use 。use 。entity add4b isport( cin:in std_logic。 a,b:in std_logic_vector(3 downto 0)。 s:out std_logic_vector(3 downto 0)。 cout:out std_logic)。end。architecture one of add4b issignal sint,aa,bb:std_logic_vector(4 downto 0)。begin aa=39。039。 amp。 a。 bb=39。039。 amp。 b。 sint=aa+bb+cin。 s=sint(3 downto 0)。cout=sint(4)。end。 四位二進制加法器仿真結(jié)果 由圖可知，第一個輸入a、b分別為1000000，ci為0，所以相加后s為1001即9，高級進位為0；又另一組數(shù)12即a、b分別為0011100，ci為1，所以和s為10000，但是由于是四位二進制數(shù)，保留四位s為0000即0，s溢出，產(chǎn)生進位位1；所以所得仿真是正確的。 八位二進制加法器模塊 八位二進制加法器流程圖八位二進制加法器程序代碼：library ieee。 use 。use 。entity adder8b isport( cin:in std_logic。 a,b:in std_logic_vector(7 downto 0)。 s:out std_logic_vector(7 downto 0)。 cout:out std_logic)。end。architecture one of adder8b isponent add4b 對要調(diào)用的元件add4b的端口進行說明port( cin:in std_logic。 a,b:in std_logic_vector(3 downto 0)。 s:out std_logic_vector(3 downto 0)。 cout:out std_logic)。end ponent。signal carryout: std_logic。begin u1:add4b port map(cin,a(3 downto 0),b(3 downto 0),s(3 downto 0),carryout)。 u2:add4b port map(carryout,a(7 downto 4),b(7 downto 4),s(7 downto 4),cout)。end。 八位二進制加法器仿真結(jié)果如圖最后一組數(shù)所示，a、b輸入都是255即11111111，低級進位ci為1，則s為a+b+ ci為111111111，但s為八位二進制數(shù)，所以為11111111即255，s溢出，所以高級進位位為1；所以仿真結(jié)果是正確的。 一位乘法器模塊一位乘法器原理利用循環(huán)語句完成8 位二進制數(shù)與1 位二進制的乘法運算，將8 位二進制數(shù)b從最低位到最高位與1 位二進制a分別做與運算，最后將結(jié)果依次送到outa 輸出。即當(dāng)a 為1 時，outa輸出為b；當(dāng)a為0 時，outa輸出全為零。 一位乘法器流程圖一位乘法器程序代碼：library ieee。 use 。use 。entity andarith isport( abin:in std_logic。 din:in std_logic_vector(7 downto 0)。 dout:out std_logic_vector(7 downto 0))。end。architecture one of andarith isbegin process(abin,din)begin for i in 0 to 7 loop dout(i)=din(i) and abin。 end loop。 end process。end。 一位乘法器仿真結(jié)果如圖可知，當(dāng)abin輸入為0時，無論din輸入為多少，dout的輸出都是0；當(dāng)abin輸入為1時，輸出dout=din；所以仿真結(jié)果是正確的。 8位右移寄存器模塊8位右移寄存器原理8 位移位寄存器是在時鐘（r8_clk39。event and r8_clk=39。139。）信號作用