基于fpgaad數(shù)據(jù)采集存儲(chǔ)處理報(bào)告(含verilog源代碼)(編輯修改稿)
2025-07-23 15:14 本頁面
【文章內(nèi)容簡介】 的波形展示，可以看出，我們基本上完成了項(xiàng)目功能。但是在5M赫茲時(shí)，輸出波形躁動(dòng)很大，研究發(fā)現(xiàn)，是因?yàn)樾盘?hào)發(fā)生器的穩(wěn)定性原因?qū)е?。（?shí)驗(yàn)室信號(hào)發(fā)生器在5Mhz時(shí)穩(wěn)定性很低） 總結(jié)經(jīng)過本次小項(xiàng)目，我們大家經(jīng)歷了很多。從立項(xiàng)到方案設(shè)計(jì)、模塊購置、代碼書寫調(diào)試、仿真調(diào)試上板測(cè)試等等，大家一起在宿舍與南一實(shí)驗(yàn)室直接奔波多次，才完成這個(gè)項(xiàng)目，其中的辛苦不易溢于言表。這個(gè)項(xiàng)目，網(wǎng)上基本上找不到完整源代碼，所以我們自行設(shè)計(jì)了除了串口之外的全部代碼，這很好的鍛煉了我們的應(yīng)用知識(shí)的能力。在項(xiàng)目工作中，我們知道了發(fā)現(xiàn)問題的重要性，清楚的認(rèn)識(shí)到如何設(shè)計(jì)實(shí)驗(yàn)如何設(shè)計(jì)方案卻解決問題更為重要。我們團(tuán)結(jié)協(xié)作大家一起燒腦思考的奮斗經(jīng)歷更是難忘的。附錄：源代碼////////////////////////////////////////////////////////////module TEST( input clk, //50Minput rst_n, //復(fù)位input [7:0] datain, //AD輸入output clk_25M,output tx //串口)。wire clk_dps9600。ad_2clk u1( .clk(clk), //系統(tǒng)時(shí)鐘50Mhz.reset_n(rst_n), //復(fù)位，低電平有效，復(fù)位時(shí)時(shí)鐘都低.clk_25M(clk_25M), //用于AD采樣的頻率.clk_dps9600(clk_dps9600) //用于串口通信的頻率)。wire wren。wire [8:0]wraddress。wire [8:0]rdaddress。wire rden。wire wrsig。ad_encon u2(.wr_clk(clk_25M), //寫時(shí)鐘輸入.rd_clk(clk_dps9600), //讀時(shí)鐘輸入.rst_n(rst_n), //復(fù)位信號(hào)，低電平有效.wren(wren), //寫使能 輸出.wraddress(wraddress), //寫地址 輸出.rden(rden), //讀使能 輸出.rdaddress(rdaddress), //讀地址 輸出.wrsig(wrsig) //串口發(fā)送信號(hào) 輸出)。 wire [7:0]dataout。ram u3(.wr_clk(clk_25M), //采集時(shí)鐘.rd_clk(clk_dps9600), //串口通訊時(shí)鐘 .wren(wren), //寫使能 .rden(rden), //讀使能 .datain(datain), //采集數(shù)據(jù)入.wraddress(wraddress), //寫地址.rdaddress(rdaddress), //讀地址 .dataout(dataout))。ad_uart u4(.clk(clk_dps9600), //UART 時(shí)鐘，采用clk_dps9600,調(diào)用AD_2CLK模塊.rst_n(rst_n), //復(fù)位信號(hào) .datain(dataout), //AD送過來的數(shù)字信號(hào) .wrsig(wrsig), //發(fā)送命令 ，上升沿有效 .idle(), //線路狀態(tài)指示，高忙，低閑 .tx(tx) //發(fā)送數(shù)據(jù)信號(hào))。endmodule ////////////////////////////////////////////////////////////module ad_2clk( input clk, //系統(tǒng)時(shí)鐘50Mhz input reset_n, //復(fù)位，低電平有效，復(fù)位時(shí)時(shí)鐘都低 output reg clk_25M, //用于AD采樣的頻率 output reg clk_dps9600 //用于串口通信的頻率)。reg [1:0] t_1。reg [15:0] t_2。//2分頻always@(posedge clk or negedge reset_n)begin if(!reset_n)begin t_1 = 239。b0。clk_25M = 139。b0。end else begin if(t_1 == 239。d0) begin clk_25M = 139。b1。 t_1 = t_1 + 239。d1。 end//12 1 else if(t_1 == 239。d1) begin clk_25M = 139。d0 。t_1 = 239。b0。end //0 3 0 else t_1 = t_1 + 139。b1。 endendalways@(posedge clk or negedge reset_n)begin if(!reset_n)begin t_2 = 239。b0。clk_dps9600= 139。b0。end else begin if(t_2 == 1639。d162) begin clk_dps9600 = 139。b1。 t_2 = t_2 + 1639。d1。 end else if(t_2 == 1639。d325) begin clk_dps9600 = 139。b0 。t_2 = 1639。d0。 end else t_2 = t_2 + 1639。d1。 end endendmodule ////////////////////////////////////////////////////////////module ad_encon(input wr_clk, //寫時(shí)鐘輸入input rd_clk, //讀時(shí)鐘輸入input rst_n, //復(fù)位信號(hào)，低電平有效output reg wren, //寫使能 輸出output reg [8:0] wraddress, //寫地址 輸出output reg rden, //讀使能 輸出output reg [8:0] rdaddress, //讀地址 輸出output reg
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