【文章內(nèi)容簡介】 略慢印刷壓力 好 好 太大 太小PCB的安規(guī)要求（1） 交流電源進(jìn)線，保險絲之前兩線最小安全距離不小于6MM，兩線與機殼或機內(nèi)接地最小安全距離不小于8MM。（2）保險絲后的走線要求：零、火線最小爬電距離不小于3MM。（3）高壓區(qū)與低壓區(qū)的最小爬電距離不小于8MM，不足8MM或等于8MM的。須開2MM的安全槽。（4）高壓區(qū)須有高壓示警標(biāo)識的絲印，即有感嘆號在內(nèi)的三角形符號；高壓區(qū)須用絲印框住，框條絲印須不小于3MM寬。（5）高壓整流濾波的正負(fù)之間的最小安全距離不小于2MMPCB設(shè)計技巧FAQ（1）以下是《電子工程專輯》網(wǎng)站論壇PCB設(shè)計技巧所有FAQ，飛越無限版主整理并共享。 Q:請問就你個人觀點而言：針對模擬電路（微波、高頻、低頻）、數(shù)字電路（微波、高頻、低頻）、模擬和數(shù)字混合電路（微波、高頻、低頻），目前PCB設(shè)計哪一種EDA工具有較好的性能價格比（含仿真）？可否分別說明。 A:限于本人應(yīng)用的了解，無法深入地比較EDA工具的性能價格比，選擇軟件要按照所應(yīng)用范疇來講，我主張的原則是夠用就好。常規(guī)的電路設(shè)計，INNOVEDA 的 PADS 就非常不錯，且有配合用的仿真軟件，而這類設(shè)計往往占據(jù)了70%的應(yīng)用場合。在做高速電路設(shè)計，模擬和數(shù)字混合電路，采用Cadence的解決方案應(yīng)該屬于性能價格比較好的軟件，當(dāng)然Mentor的性能還是非常不錯的，特別是它的設(shè)計流程管理方面應(yīng)該是最為優(yōu)秀的。以上觀點純屬個人觀點！ Q:當(dāng)一個系統(tǒng)中既存在有RF小信號，又有高速時鐘信號時，通常我們采用數(shù)/模分開布局，通過物理隔離、濾波等方式減少電磁干擾，但是這樣對于小型化、高集成以及減小結(jié)構(gòu)加工成本來說當(dāng)然不利，而且效果仍然不一定滿意，因為不管是數(shù)字接地還是模擬接地點，最后都會接到機殼地上去，從而使得干擾通過接地耦合到前端，這是我們非常頭痛的問題，想請教專家這方面的措施。 A:既有RF小信號，又有高速時鐘信號的情況較為復(fù)雜，干擾的原因需要做仔細(xì)的分析，并相應(yīng)的嘗試用不同的方法來解決。要按照具體的應(yīng)用來看，可以嘗試一下以下的方法。0：存在RF小信號，高速時鐘信號時，首先是要將電源的供應(yīng)分開，不宜采用開關(guān)電源，可以選用線性電源。1：選擇RF小信號，高速時鐘信號其中的一種信號，連接采用屏蔽電纜的方式，應(yīng)該可以。2：將數(shù)字的接地點與電源的地相連（要求電源的隔離度較好）,模擬接地點接到機殼地上。3：嘗試采用濾波的方式去除干擾。 Q:線路板設(shè)計如果考慮EMC，必定提高不少成本。請問如何盡可能的答道EMC要求，又不致帶太大的成本壓力？謝謝。 A:在實際應(yīng)用中僅僅依靠印制板設(shè)計是無法從根本上解決問題的，但是我們可以通過印制板來改善它：合理的器件布局，主要是感性的器件的放置，盡可能的短的布線連接，同時合理的接地分配，在可能的情況下將板上所有器件的 Chassis ground 用專門的一層連接在一起，設(shè)計專門的并與設(shè)備的外殼緊密相連的結(jié)合點。在選擇器件時，應(yīng)就低不就高，用慢不用快的原則。 Q:我希望PCB方面：。2.（1）+熱分析3.（1）+時序分析4.（1）+阻抗分析5.（1）+（2）+（3）6.（1）+（3）+（4）7.（1）+（2）+（3）+（4）我應(yīng)當(dāng)如何選擇，才能得到最好的性價比。我希望PLD方面： VHDL編程》仿真》綜合》下載等步驟，我是分別用獨立的工具好？還是用PLD芯片廠家提供的集成環(huán)境好？ A: 目前的pcb設(shè)計軟件中，熱分析都不是強項，所以并不建議選用。PLD的設(shè)計的初學(xué)者可以采用PLD芯片廠家提供的集成環(huán)境，在做到百萬門以上的設(shè)計時可以選用單點工具。Q:pcb設(shè)計中需要注意哪些問題？ A:PCB設(shè)計時所要注意的問題隨著應(yīng)用產(chǎn)品的不同而不同。就象數(shù)字電路與仿真電路要注意的地方不盡相同那樣。以下僅概略的幾個要注意的原則。PCB層疊的決定；包括電源層、地層、走線層的安排，各走線層的走線方向等。這些都會影響信號品質(zhì)，甚至電磁輻射問題。電源和地相關(guān)的走線與過孔(via)要盡量寬，盡量大。不同特性電路的區(qū)域配置。良好的區(qū)域配置對走線的難易，甚至信號質(zhì)量都有相當(dāng)大的關(guān)系。要配合生產(chǎn)工廠的制造工藝來設(shè)定DRC (Design Rule Check)及與測試相關(guān)的設(shè)計(如測試點)。其它與電氣相關(guān)所要注意的問題就與電路特性有絕對的關(guān)系，例如，即便都是數(shù)字電路，是否注意走線的特性阻抗就要視該電路的速度與走線長短而定。 Q:在高速PCB設(shè)計時我們使用的軟件都只不過是對設(shè)置好的EMC、EMI規(guī)則進(jìn)行檢查，而設(shè)計者應(yīng)該從那些方面去考慮EMC、EMI的規(guī)則呢怎樣設(shè)置規(guī)則呢我使用的是CADENCE公司的軟件。 A: 一般EMI/EMC設(shè)計時需要同時考慮輻射(radiated)與傳導(dǎo)(conducted)兩個方面. 前者歸屬于頻率較高的部分(30MHz)后者則是較低頻的部分(30MHz). 所以不能只注意高頻而忽略低頻的部分.一個好的EMI/EMC設(shè)計必須一開始布局時就要考慮到器件的位置, PCB迭層的安排, 重要聯(lián)機的走法, 器件的選擇等, 如果這些沒有事前有較佳的安排, 事后解決則會事倍功半, 增加成本. 例如時鐘產(chǎn)生器的位置盡量不要靠近對外的連接器, 高速信號盡量走內(nèi)層并注意特性阻抗匹配與參考層的連續(xù)以減少反射, 器件所推的信號之斜率(slew rate)盡量小以減低高頻成分, 選擇去耦合(decoupling/bypass)電容時注意其頻率響應(yīng)是否符合需求以降低電源層噪聲. 另外, 注意高頻信號電流之回流路徑使其回路面積盡量小(也就是回路阻抗loop impedance盡量小)以減少輻射. 還可以用分割地層的方式以控制高頻噪聲的范圍. 最后, 適當(dāng)?shù)倪x擇PCB與外殼的接地點(chassis ground)。 Q: 線路板設(shè)計如果考慮EMC，必定提高不少成本。請問如何盡可能的答道EMC要求，又不致帶太大的成本壓力？謝謝。 A: PCB板上會因EMC而增加的成本通常是因增加地層數(shù)目以增強屏蔽效應(yīng)及增加了ferrite bead、choke等抑制高頻諧波器件的緣故。除此之外，通常還是需搭配其它機構(gòu)上的屏蔽結(jié)構(gòu)才能使整個系統(tǒng)通過EMC的要求。以下僅就PCB板的設(shè)計技巧提供幾個降低電路產(chǎn)生的電磁輻射效應(yīng)。盡可能選用信號斜率(slew rate)較慢的器件，以降低信號所產(chǎn)生的高頻成分。 注意高頻器件擺放的位置，不要太靠近對外的連接器。注意高速信號的阻抗匹配，走線層及其回流電流路徑(return current path)， 以減少高頻的反射與輻射。在各器件的電源管腳放置足夠與適當(dāng)?shù)娜ヱ詈想娙菀跃徍碗娫磳雍偷貙由系脑肼?。特別注意電容的頻率響應(yīng)與溫度的特性是否符合設(shè)計所需。對外的連接器附近的地可與地層做適當(dāng)分割，并將連接器的地就近接到chassis ground?？蛇m當(dāng)運用ground guard/shunt traces在一些特別高速的信號旁。但要注意guard/shunt traces對走線特性阻抗的影響。電源層比地層內(nèi)縮20H，H為電源層與地層之間的距離。Q:在高速PCB設(shè)計時為了防止反射就要考慮阻抗匹配，但由于PCB的加工工藝限制了阻抗的連續(xù)性而仿真又仿不到，在原理圖的設(shè)計時怎樣來考慮這個問題？另外關(guān)于IBIS模型，不知在那里能提供比較準(zhǔn)確的IBIS模型庫。我們從網(wǎng)上下載的庫大多數(shù)都不太準(zhǔn)確，很影響仿真的參考性。 A:在設(shè)計高速PCB電路時，阻抗匹配是設(shè)計的要素之一。而阻抗值跟走線方式有絕對的關(guān)系， 例如是走在表面層(microstrip)或內(nèi)層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線寬度，PCB材質(zhì)等均會影響走線的特性阻抗值。也就是說要在布線后才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數(shù)學(xué)算法的限制而無法考慮到一些阻抗不連續(xù)的布線情況，這時候在原理圖上只能預(yù)留一些terminators(端接)，如串聯(lián)電阻等，來緩和走線阻抗不連續(xù)的效應(yīng)。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續(xù)的發(fā)生。IBIS模型的準(zhǔn)確性直接影響到仿真的結(jié)果?；旧螴BIS可看成是實際芯片I/O buffer等效電路的電氣特性資料，一般可由SPICE模型轉(zhuǎn)換而得 (亦可采用測量， 但限制較多)，而SPICE的資料與芯片制造有絕對的關(guān)系，所以同樣一個器件不同芯片廠商提供，其SPICE的資料是不同的，進(jìn)而轉(zhuǎn)換后的IBIS模型內(nèi)之資料也會隨之而異。也就是說，如果用了A廠商的器件，只有他們有能力提供他們器件準(zhǔn)確模型資料，因為沒有其它人會比他們更清楚他們的器件是由何種工藝做出來的。如果廠商所提供的IBIS不準(zhǔn)確， 只能不斷要求該廠商改進(jìn)才是根本解決之道。 Q:通常Protel比較流行，市面上的書也多。請介紹一下Protel,PowerPCB,orCAD等軟件的優(yōu)劣和適用場合。謝謝。 A:我沒有太多使用這些軟件的經(jīng)驗, 以下僅提供幾個比較的方向：使用者的接口是否容易操作；推擠線的能力(此項關(guān)系到繞線引擎的強弱)；鋪銅箔編輯銅箔的難易；走線規(guī)則設(shè)定是否符合設(shè)計要求；機構(gòu)圖接口的種類；零件庫的創(chuàng)建、管理、調(diào)用等是否容易；檢驗設(shè)計錯誤的能力是否完善；Q:首先謝謝專家對本人上一個問題的解答。這次想請教關(guān)于仿真的問題。關(guān)于RF電路的PCB仿真，特別是涉及到EMC方面的仿真，我們正在尋求合適的工具。目前在用的Agilent的ADS工具不少人覺得技術(shù)支持不夠。 A:提供兩個廠商給你參考：APSim () Ansoft ()Q:（1）PROTEL98 中如何干預(yù)自動布線的走向？（2）PROTEL98 中PCB板上已經(jīng)有手工布線，如何設(shè)置，在自動布線時才能不改變PCB板上已經(jīng)布好的線條？ A: 抱歉，我沒有使用Protel的經(jīng)驗所以無法給你建議。 Q:當(dāng)一塊PCB板中有多個數(shù)/模功能塊時，常規(guī)做法是要將數(shù)/模地分開，并分別在一點相連。這樣，一塊PCB板上的地將被分割成多塊，而且如何相互連接也大成問題。但有人采用另外一種辦法，即在確保數(shù)/模分開布局，且數(shù)/模信號走線相互不交叉的情況下，整個PCB板地不做分割，數(shù)/模地都連到這個地平面上，這樣做有何道理，請專家指教。 A: 將數(shù)/模地分開的原因是因為數(shù)字電路在高低電位切換時會在電源和地產(chǎn)生噪聲，噪聲的大小跟信號的速度及電流大小有關(guān)。如果地平面上不分割且由數(shù)字區(qū)域電路所產(chǎn)生的噪聲較大而模擬區(qū)域的電路又非常接近，則即使數(shù)模信號不交叉， 模擬的信號依然會被地噪聲干擾。也就是說數(shù)模地不分割的方式只能在模擬電路區(qū)域距產(chǎn)生大噪聲的數(shù)字電路區(qū)域較遠(yuǎn)時使用。另外，數(shù)模信號走線不能交叉的要求是因為速度稍快的數(shù)字信號其返回電流路徑(return current path)會盡量沿著走線的下方附近的地流回數(shù)字信號的源頭，若數(shù)模信號走線交叉，則返回電流所產(chǎn)生的噪聲便會出現(xiàn)在模擬電路區(qū)域內(nèi)。 Q:請問專家GSM手機PCB設(shè)計有什么要求和技巧? A:手機PCB設(shè)計上的挑戰(zhàn)在于兩個地方：一是板面積小，二是有RF的電路。因為可用的板面積有限，而又有數(shù)個不同特性的電路區(qū)域，如RF電路、電源電路、 話音模擬電路、一般的數(shù)字電路等，它們都各有不同的設(shè)計需求。首先必須將RF與非RF的電路在板子上做適當(dāng)?shù)膮^(qū)隔。因為RF的電源、地、及阻抗設(shè)計規(guī)范較嚴(yán)格。因為板面積小，可能需要用盲埋孔(blind/buried via)以增加走線面積。注意話音模擬電路的走線，不要被其它數(shù)字電路，RF電路等產(chǎn)生串?dāng)_現(xiàn)象。 除了拉大走線間距外，也可使用ground guard trace抑制串?dāng)_。適當(dāng)做地層的分割， 尤其模擬電路的地要特別注意，不要被其它電路的地噪聲干擾。注意各電路區(qū)域信號的回流電流路徑(return current path)， 避免增加串?dāng)_的可能性。Q:向您請教一下關(guān)于DVBS的噪聲門限測試問題，請您就目前國內(nèi)關(guān)于噪聲門限的測試做一綜述，感謝您的指點。 A: 抱歉，我沒有DVBS (Digital Video Broadcasting)相關(guān)的設(shè)計經(jīng)驗與資料可提供給你。 Q:最近聽說一家以色列的公司Valor在國內(nèi)試推PCB layout的solution,不知該公司產(chǎn)品如何？ A:抱歉，我不適合在這場合評論其它競爭對手的產(chǎn)品。我認(rèn)為任何EDA軟件產(chǎn)品合不合用與要設(shè)計的產(chǎn)品的特性有關(guān)。例如，所設(shè)計的產(chǎn)品其走線密度是否很高，這可能對繞線引擎的推擠線功能有不同的需求。以下僅提供一些考慮的方向：。(此項關(guān)系到繞線引擎的強弱)。、管理、調(diào)用等是否容易Q:請問，模擬電源處的濾波經(jīng)常是用LC電路。但是，我發(fā)現(xiàn)有時LC比RC濾波效果差，請問這是為什么，濾波時選用電感，電容值的方法是什么？ A: LC與RC濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當(dāng)。 因為電感的感抗(reactance)大小與電感值和頻率有關(guān)。如果電源的噪聲頻率較低，而電感值又不夠大，這時濾波效果可能不如RC。但是，使用RC濾波要付出的代價是電阻本身會耗能，效率較差，且要注意所選電阻能承受的功率。電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時電流的反應(yīng)能力。如果LC的輸出端會有機會需要瞬間輸出大電流，則電感值太大會阻礙此大電流流經(jīng)此電感的速度，增加紋波噪聲(ripple noise)。電容值則和所能容忍的紋波噪聲規(guī)范值的大小有關(guān)。紋波噪聲值要求越小，電容值會較大。而電容的ESR/ESL也會有影響。另外，如果這LC是放在開關(guān)式電源(switching regulation power)的輸出端時，還要注意此LC所產(chǎn)生的極點零點(pole/zero)對負(fù)反饋控制(negative feedback control)回路穩(wěn)定度的影響。 Q:對于lvds低壓差分信號，原則上是布線等長、平行，但實際上較難實現(xiàn)，是否能提供一些經(jīng)驗？貴公司產(chǎn)品是否有試用版？ A:差分信號布線時要求等長且平行的原因有下列幾點：。平行間距不同的地方就等于是差分阻抗不連續(xù)。(timing)的準(zhǔn)確與對稱性。因為差分信號的時序跟這兩個信號交叉點(或相對電壓差值)有關(guān)，如果不等長，則此交叉點不會出現(xiàn)在信號振幅(swing amplitude)的中間，也會造成相鄰兩個時間間隔(time interval)不對稱，增加時序控制的難度。(mon mode)信號的成分，影響信號完整性(signal integrity)。Q:在電路板尺寸固定的情況下，如果設(shè)計中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導(dǎo)致走線的相互干擾增強，同時走線過細(xì)也使阻抗無法降低，請專家介紹在高速（100MHz)高密度PCB設(shè)計中的技巧? A: 在設(shè)計高速高密度PCB時，串