用cpld和flash實現(xiàn)fpga配置(編輯修改稿)
2025-07-22 19:51 本頁面
【文章內容簡介】 種方式適用于支持網(wǎng)絡通信的系統(tǒng)中。在每次系統(tǒng)啟動時。由處理機從Flash中讀出FPGA配置文件，再下載到FPGA中。即當需要升級更新FPGA配置文件時，通過網(wǎng)絡將配置文件發(fā)送給處理機，由處理機更新系統(tǒng)中的Flash。當Flash內容更新后，再由處理機控制將配置文件自動下載到FPGA中。這樣在不需要任何硬件動作和專業(yè)軟件的情況下，只需要進行常規(guī)軟件操作就可以更新FPGA的配置文件。但由于Flash是并行數(shù)據(jù)線，需要通過一片CPLD將從Flash中讀來的數(shù)據(jù)轉換成串行數(shù)據(jù)輸出到FPGA?！?1 FPGA下載配置模式 FPGA配置文件的下載模式有五種：主串模式(masterserial)、從串模式(slave serial)、主并模式(master selectMAP)、從并模式(slave selectMAP)及JTAG模式。其中，JTAG模式在開發(fā)調試階段使用。為了便于開發(fā)設計階段的調試，本核心路由器設計將JTAG口直接做在信號處理板上。 主、從模式的最大區(qū)別在于：主模式的下載同步時鐘(CCLK)由FPGA提供；從模式的下載同步時鐘(CCLK)由外部時鐘源或者外部控制信號提供。主模式對下載時序的要求比從模式嚴格得多。因此從處理機易于控制下載過程的角度考慮，選擇使用從串模式或從并模式較為合適。本設計采用從串模式進行FPGA配置。從串模式引腳說明如表l所示。 從串配置時序圖如圖l所示。TPROGRAM是配置邏輯的復位時間，對xilinx VIRTEXE和VIRTEX2系列，最小應大于300ns。TPL為復位延遲時問，表明配置邏輯復位的延續(xù)。對VIRTEXE系列來說，當復位信號PROG變?yōu)楦唠娖綍r，INIT立即變?yōu)楦唠娖剑?
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