高級(jí)asic芯片綜合(編輯修改稿)
2025-07-21 14:21 本頁面
【文章內(nèi)容簡(jiǎn)介】 統(tǒng)的設(shè)計(jì)流程和新的設(shè)計(jì)流程都作了討論。 這一章主要在ASIC設(shè)計(jì)流程的基礎(chǔ)上講述整個(gè)綜合過程，從RTL級(jí)代碼到最后的流片。討論了傳統(tǒng)設(shè)計(jì)流程和物理綜合流程。 傳統(tǒng)的設(shè)計(jì)流程下面講述傳統(tǒng)的ASIC設(shè)計(jì)流程包含的步驟。流程圖11說明了整個(gè)設(shè)計(jì)流程，下面加以講述。以后的章節(jié)將更加詳細(xì)的講述和綜合有關(guān)的話題。1. 結(jié)構(gòu)和電氣規(guī)范。2. RTL級(jí)的HDL編碼。3. 為包含存儲(chǔ)元件的設(shè)計(jì)做可測(cè)性DFT和存儲(chǔ)自測(cè)試BIST的插入。4. 為了確保設(shè)計(jì)功能正確，做全面的動(dòng)態(tài)仿真。5. 設(shè)計(jì)環(huán)境的設(shè)定。這包括技術(shù)庫的使用和其他和環(huán)境有關(guān)的屬性設(shè)置。6. 使用Design Compiler對(duì)設(shè)計(jì)進(jìn)行掃描鏈插入（可選擇JTAG），設(shè)計(jì)約束和綜合。7. 使用Design Compiler自帶的靜態(tài)時(shí)序分析工具對(duì)設(shè)計(jì)做模塊級(jí)的靜態(tài)時(shí)序分析。8. 使用Formality工具對(duì)設(shè)計(jì)進(jìn)行形式驗(yàn)證，比較RTL和綜合后的網(wǎng)表。9. 使用PrimeTime工具對(duì)整個(gè)設(shè)計(jì)進(jìn)行版圖前的靜態(tài)時(shí)序分析。10. 使用版圖實(shí)現(xiàn)工具對(duì)提取的時(shí)序約束進(jìn)行反標(biāo)。11. 在時(shí)序驅(qū)動(dòng)下進(jìn)行初步的單元布局，時(shí)鐘樹的插入和全局布線。12. 把時(shí)鐘樹轉(zhuǎn)化為DesignCompiler內(nèi)部的原始設(shè)計(jì)網(wǎng)表。13. 用DesignCompiler對(duì)設(shè)計(jì)進(jìn)行局部?jī)?yōu)化。14. 使用Formality工具對(duì)設(shè)計(jì)在綜合后的網(wǎng)表和插入時(shí)鐘樹的網(wǎng)表進(jìn)行形式驗(yàn)證。圖11 傳統(tǒng)ASIC設(shè)計(jì)流程15. 在做過全局布線后（圖中第11步）的版圖中提取估計(jì)延時(shí)信息。16. 把從全局布線后的設(shè)計(jì)中提取的估計(jì)時(shí)間數(shù)據(jù)反標(biāo)給PrimeTime。17. 在PrimeTime中使用從全局布線后提取的估計(jì)延時(shí)信息對(duì)設(shè)計(jì)進(jìn)行靜態(tài)時(shí)序分析。18. 對(duì)設(shè)計(jì)進(jìn)行局部的布線。19. 對(duì)局部布線后的設(shè)計(jì)進(jìn)行延時(shí)信息的提取。20. 把上一步提取的延時(shí)信息反標(biāo)到PrimeTime中。21. 使用PrimeTime對(duì)版圖后的設(shè)計(jì)進(jìn)行靜態(tài)時(shí)序分析。22. 使用版圖后的延時(shí)信息對(duì)版圖后的設(shè)計(jì)進(jìn)行門級(jí)的功能仿真。（如果有要求）23. 電氣規(guī)則（LVS）和設(shè)計(jì)規(guī)則（DRC）檢查通過后的流片。圖11，說明了上面討論的典型ASIC設(shè)計(jì)流程。STA和CT是英文的首字母縮寫，分別表示靜態(tài)時(shí)序分析和時(shí)鐘樹，DC表示DesignCompiler。 規(guī)范和RTL編碼芯片的設(shè)計(jì)概念來自于市場(chǎng)的需求想法。然后把這些想法轉(zhuǎn)化為設(shè)計(jì)的體系結(jié)構(gòu)規(guī)范和電氣規(guī)范。體系結(jié)構(gòu)規(guī)范定義設(shè)計(jì)的功能，把芯片劃分成幾個(gè)容易實(shí)現(xiàn)的模塊；而電氣規(guī)范則定義各個(gè)模塊之間的時(shí)序關(guān)系。芯片設(shè)計(jì)的下一個(gè)階段就是怎樣實(shí)現(xiàn)這些規(guī)范。在過去是在單元庫找出有用的器件，然后手工畫電路圖的方式來實(shí)現(xiàn)的。這種方式既耗時(shí)又無法實(shí)現(xiàn)設(shè)計(jì)的重復(fù)利用。為了解決這個(gè)問題，開發(fā)出了硬件描述語言（HDL）。顧名思義，設(shè)計(jì)的功能是用HDL編碼來表達(dá)的。當(dāng)今主要有兩種硬件描述語言，Verilog和HDL。兩者都可以表達(dá)相同的功能，各有它們的優(yōu)缺點(diǎn)。用硬件描述語言可以對(duì)設(shè)計(jì)進(jìn)行三個(gè)等級(jí)的抽象描述；行為級(jí)，RTL（Register Transfer Level）級(jí)和結(jié)構(gòu)級(jí)。行為級(jí)代碼是更高級(jí)別的抽象，主要用于把體系結(jié)構(gòu)規(guī)范翻譯成代碼進(jìn)行功能仿真。行為級(jí)代碼剛開始是為了完成對(duì)設(shè)計(jì)實(shí)現(xiàn)的正確性和可行性分析。相反，RTL級(jí)代碼用來描述和推斷設(shè)計(jì)的元件結(jié)構(gòu)及內(nèi)部連接關(guān)系。這種類別的代碼是用于描述設(shè)計(jì)的功能并能綜合生成網(wǎng)表。這個(gè)網(wǎng)表由目標(biāo)庫中的元件和它們各自的連接關(guān)系組成；非常類似于手工畫的電路圖。 一個(gè)設(shè)計(jì)用RTL級(jí)的語言格式編碼，用Verilog或VHDL，或兩者的混合。如果有必要，也可以分割成幾個(gè)小一些的模塊來形成層次化的結(jié)構(gòu)，使用一個(gè)頂層模塊來連接所以低一級(jí)的模塊。 Synopsys公司最近推出了行為級(jí)綜合器Behavior Compiler,能夠?qū)π袨榧?jí)的代碼進(jìn)行綜合。這是以后討論的主要話題和這本書不相關(guān)，這本書只講述RTL級(jí)相關(guān)的綜合問題。 動(dòng)態(tài)仿真第二步是通過對(duì)RTL級(jí)代碼的動(dòng)態(tài)仿真來檢查設(shè)計(jì)的功能。所以當(dāng)前可以用的仿真器都具有仿真行為級(jí)和RTL級(jí)代碼的功能。另外，這些工具也可以用于仿真映射后的門級(jí)設(shè)計(jì)。圖 12 說明了使用test bench來準(zhǔn)備仿真一個(gè)分模塊的設(shè)計(jì)。這個(gè) test bench 通常是用行為級(jí)硬件描述語言描述而設(shè)計(jì)通常是描述為RTL級(jí)的代碼。通常，仿真器是和描述語言緊密相關(guān)的（要么支持 Verilog要么支持VHDL），雖然市場(chǎng)上有幾個(gè)可以支持兩種語言的仿真器。圖 12 層次化設(shè)計(jì)例子Test bench的主要功能是給設(shè)計(jì)提供必要的輸入激勵(lì)。所完成的測(cè)試情況和test bench的質(zhì)量決定了設(shè)計(jì)測(cè)試的覆蓋率，明白這一點(diǎn)是很重要的。這就是為什么一個(gè)全面的測(cè)試程序?qū)υO(shè)計(jì)是至關(guān)重要的。在對(duì)RTL級(jí)代碼進(jìn)行仿真時(shí)，元件（或邏輯門）的延時(shí)是不考慮的。因此，為了減少在RTL級(jí)仿真和后面的綜合后的門級(jí)仿真的差別，在編RTL級(jí)源代碼時(shí)
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