【文章內(nèi)容簡介】 416譯碼器)相連，通過改變P3口低四位的值來實現(xiàn)對點陣列的控制，P0口接74HC245驅(qū)動芯片，控制點陣上半部分點陣的行，P2口接74HC245驅(qū)動芯片，控制點陣下半部分的行，共同達到對16*16點陣行顯示的控制[9] 圖35 顯示模塊器件圖 頂層模塊設(shè)計圖36 頂層模塊原理圖 4 系統(tǒng)的物理實現(xiàn) 基于VHDL的系統(tǒng)實現(xiàn) 其仿真波形如下： 時序控制模塊仿真波形圖41 時序控制模塊仿真波形從圖中可以看出，當復位信號為高電平時，電路時鐘輸出清零，當快慢信號opt為低電平時，時序控制電路四分頻起作用，當快慢信號opt為高電平時，時序控制電路八分頻起作用，仿真結(jié)果符合電路要求[8]。 顯示模塊仿真波形圖42 顯示模塊仿真波形當復位信號有效時彩燈輸出為零，否則，顯示電路在十六種不同狀態(tài)間轉(zhuǎn)換。 多路彩燈控制仿真波形圖43 多路彩燈控制仿真波形從圖中可以看出當opt為高電平時彩燈狀態(tài)轉(zhuǎn)換慢，為低電平時轉(zhuǎn)換要快，當復位信號有效時，所用輸出都清零。 管腳連接對應表圖44 管腳連接對應表 硬件實物圖 圖45 硬件實物圖 圖46 硬件實物圖5 總結(jié)我認為自己在這次設(shè)計中收獲很多。剛拿到題目感到很無措，但自知這是課程要求，自己只能硬著頭皮去做。到圖書館找資料上網(wǎng)查，剛開始可能是自己選擇的方法不對找到的資料很少，所以自己又將課本譯碼器、數(shù)據(jù)選擇器等一些芯片的組成和工作原理看了一遍，感覺當你帶著目的去看書，就會有不一樣的收獲。在確定了所選元器件后，我和同伴進行分工，我進行的是控制子系統(tǒng)部分相關(guān)的設(shè)計，而他則是數(shù)據(jù)子系統(tǒng)的相關(guān)設(shè)計。這樣的分工合作讓我受益頗豐，彼此進行交流會感到從對方那里學到了不少東西。由于是第一次使用對于有些功能還不是十分了解，對軟件的應用不十分熟悉，使元件的排版和線路的布局不十分和諧。雖然在總體過程中進行的還算順利但還是發(fā)現(xiàn)自己有許多的不足。我覺得自己對電子設(shè)計相關(guān)方面的了解所知道的真是太少了，在查資料時有時遇到的東西是自己從未聽說過的，感覺自己就像個小蝦在大海里游，所了解和知道的東西是那么的膚淺?？傊?，這次實習培養(yǎng)了自己獨立分析問題和解決問題的能力以及培養(yǎng)創(chuàng)新能力和創(chuàng)新思維。還有通過這次學習，讓我對各種電路都有了大概的了解，所以說，坐而言不如立而行，對于這些電路還是應該自己動手實際操作才會有深刻理解。參考文獻[1] 潘松，[M].北京：科學出版社，2004.[2] (數(shù)字部分)[M].北京：高等教育出版社，2004[3] 馬或,王丹利，[M].北京：機械工業(yè)出版社，2006.[4] 侯伯亨，[M]西安：西安電子科技大學出版社，2000.[5] 李國麗，朱維勇，[M].北京：機械工業(yè)出版社，2005.[6] 盧毅，[M].北京：科學出版社，2001.[7] 李志，田永清，[J].微型電腦應用，2002(10)：5 8.[8] 周潤景，圖雅， II的FPGA/CPLD數(shù)字系統(tǒng)設(shè)計實例[M].北京：電子工業(yè)出版社，2007.[9] [J].電子技術(shù)，2007(2)：57 59.[10] 斯蒂芬布朗(Stephen Brown)，茲翁科弗拉內(nèi)希奇(Zvonko Vranesic).數(shù)字邏輯設(shè)計(VHDL)基礎(chǔ)（Fundamentals of Digital Logic with VHDL Design）[M].機械工業(yè)出版社，2002.[11] Henry Tulkens .Efficiency Dominance Analysis (EDA): Basic Methodology .[M].2006. 致 謝畢業(yè)論文的完成，這意味著我在學校四年的學習生活即將結(jié)束，回首既往，自己一生最寶貴的時光能在這樣的校園之中，能在眾多學富五車、才華橫溢的老師們的熏陶下度過，實是榮幸之極。在這三年的時間里，我在學習上和思想上都受益匪淺。除了自身的努力外，與各位老師、同學和朋友的關(guān)心支持是分不開的。論文的寫作是枯燥艱辛而又富有挑戰(zhàn)性的。老師的諄諄教導，同學的出謀劃策和家長的支持鼓勵，是我堅持完成論文的動力源泉。在此，我特別要感謝我的指導老師王學玲。從論文的選題，文獻的采集，框架的設(shè)計，結(jié)構(gòu)的布局到最終論文的定稿，她都費盡心血。沒有王老師的辛苦栽培，諄諄教誨，就沒有我論文的順利完成。感謝電子信息工程專業(yè)的各位同學，與他們的交流使我受益頗多。最后要感謝的是我的家人以及朋友對我的理解、支持、鼓勵和幫助，正是因為有了他們，我所做的一切才更加有意義。也正是因為有了他們，我才有了追求進步的勇氣和信心。時間的倉促及自身專業(yè)水平的不足，整篇論文肯定存在尚未發(fā)現(xiàn)的缺點和錯誤，懇請閱讀此篇論文的老師指出，不勝感激！附錄：時序控制電路設(shè)計library ieee。use 。use 。entity metronome is 定義實體port( clk: in std_logic。 時鐘信號 clr: in std_logic。 復位信號 opt: in std_logic。 快慢控制信號 clkout: out std_logic 輸出時鐘信號 )。 end metronome。architecture rtl of metronome issignal clk_tmp: std_logic。signal counter: std_logic_vector(1 downto 0)。 定義計數(shù)器begin process(clk,clr,opt)begin if clr=39。139。 then 清零 clk_tmp=39。039。 counter=00。elsif clk39。event and clk=39。139。 then if opt=39。039。 then 四分頻，快節(jié)奏 if counter=01 then counter=00。 clk_tmp=not clk_tmp。 else counter=counter+39。139。 end if。 else 八分頻，慢節(jié)奏 if counter=11 then counter=00。 clk_tmp=not clk_tmp。 else counter=counter+39。139。 end if。 end if。end if。end process。clkout=clk_tmp。 輸出分頻后的信號end rtl。顯示模塊設(shè)計library ieee。use 。entity output isport( clk: in std_logic。 輸入時鐘信號 clr: in std_logic。 復位信號 led: out std_logic_vector(15 downto 0))。 彩燈輸出 end output。architecture rtl of output istype states is 狀態(tài)機狀態(tài)列舉(s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11,s12,s13,s14,s15)。signal state: states。begin process(clk,clr)begin if clr=39。139。then state=s0。 led=0000000000000000。 elsif clk39。event and clk=39。139。then case state is when s0= state=s1。 when s1= state=s2。 led=0001000100010001。 when s2= state=s3。 led=0010001000100010。 when s3= state=s4。 led=0011001100110011。 when s4= state=s5。