同步復(fù)接器分接器的fpga設(shè)計(jì)與實(shí)現(xiàn)畢業(yè)論文(編輯修改稿)
2025-07-16 21:14 本頁面
【文章內(nèi)容簡介】 應(yīng)第4路時(shí)序信號(hào)的高電平持續(xù)時(shí)間，從圖中可以看出一幀復(fù)用信號(hào)的序列為“11001111001111001111000000001111”。其時(shí)序仿真可以說明，該復(fù)接器示例的建模與程序設(shè)計(jì)是正確的。二. 分接器的設(shè)計(jì)1. 幀同步信號(hào)移位和時(shí)序信號(hào)恢復(fù)模塊該模塊表示幀同步信號(hào)移位和時(shí)序信號(hào)恢復(fù)電路。電路圖如圖11所示：圖11幀同步信號(hào)移位和時(shí)序信號(hào)恢復(fù)電路原理圖幀同步信號(hào)移位和時(shí)序信號(hào)恢復(fù)模塊的時(shí)序波形仿真圖如圖12所示：圖12幀同步信號(hào)移位和時(shí)序信號(hào)恢復(fù)電路時(shí)序波形仿真圖第1路時(shí)序信號(hào)恢復(fù)電路和第1個(gè)8位移位寄存器如圖12所示。圖12中STEPIN表示幀同步信號(hào)輸入；CLKIN表示時(shí)鐘信號(hào)輸入；DATAIN表示合路信號(hào)輸入；DATAOUT表示串行合路信號(hào)輸出；DATAOUT1表示幀同步信號(hào)移8位后的輸出；DATAOUT2表示同步信號(hào)移16位后的輸出；QOUT1表示第1路時(shí)序信號(hào)輸出。移存器74164的QH表示移8位后的輸出，QA表示移一位的輸出。第1路時(shí)序信號(hào)的恢復(fù)原理是：幀同步信號(hào)經(jīng)過第1個(gè)移位寄存器后，從QA端和QH端分別輸出延遲1位和延遲8位的幀同步信號(hào)，然后用QA端的幀同不脈沖的下降沿對(duì)D觸發(fā)器置“1”，而用QH端的幀同步脈沖作為D觸發(fā)的時(shí)鐘。又因?yàn)閹矫}沖的寬度為一個(gè)碼元的寬度（即1個(gè)時(shí)鐘周期），那么由上述的兩個(gè)延遲幀同步信號(hào)控制一個(gè)D觸發(fā)器，則可輸出一路時(shí)序信號(hào)。依次類推，第2路時(shí)序信號(hào)是由延遲9位和延遲16位的幀同步信號(hào)分別經(jīng)過反相器后，再分別加到一個(gè)D觸發(fā)器的置1端和時(shí)鐘輸入端，從該D觸發(fā)器的Q端輸出。第3路時(shí)序信號(hào)是由延遲17位和延遲24位的幀同步信號(hào)分別經(jīng)過反相器后，再分別加到一個(gè)D觸發(fā)器的置1端和時(shí)鐘輸入端，從該D觸發(fā)器的Q端輸出。第4路時(shí)序信號(hào)是由延遲25位和延遲32位的幀同步信號(hào)分別經(jīng)過反相器后，再分別加到一個(gè)D觸發(fā)器的置1端和時(shí)鐘輸入端，從該D觸發(fā)器的Q端輸出。在這個(gè)模塊里的主要芯片是74164，其內(nèi)部結(jié)構(gòu)如圖13所示：圖13 芯片74164原理圖74164芯片有4個(gè)輸入端和8個(gè)輸出端，A、B輸入端作為第1個(gè)D觸發(fā)器的電平輸入端，CLK作為D觸發(fā)器的時(shí)鐘，QA是經(jīng)過1個(gè)時(shí)鐘延遲的的AB相與的輸出，QB是經(jīng)過2個(gè)時(shí)鐘延遲的的AB相與的輸出，依次類推，QH是經(jīng)過8個(gè)時(shí)鐘延遲的AN相與的輸出。2. 串/并變換模塊把串行合路信號(hào)變換成并行信號(hào)的電路原理圖如圖14所示：圖14 串/并變換模塊原理圖圖14中器件74374位8位D觸發(fā)器；端子CLKIN表示外時(shí)鐘輸入；DATAIN接來圖13中的DATAOUT（串行合路）信號(hào)；BN的接法根據(jù)具體情況而定，當(dāng)與圖13中延遲8位的幀同步信號(hào)“DATAOUT1”時(shí)，則并行輸出為1路支路信號(hào)；當(dāng)與圖13中延遲16位的幀同步信號(hào)“DATAOUT2”時(shí)，則并行輸出為2路支路信號(hào)；當(dāng)與圖13中延遲24位的幀同步信號(hào)“DATAOUT3”時(shí)，則并行輸出為3路支路信號(hào)；當(dāng)與圖13中延遲32位的幀同步信號(hào)“DATAOUT4”時(shí)，則并行輸出為4路支路信號(hào)。該串/并變換器具有串并變換狀態(tài)和狀態(tài)保持兩個(gè)功能。串/并變換模塊的時(shí)序波形仿真圖如圖15所示：DATAIN一直輸入“1”，OUT8~OUT1全部輸出“1”。符合串/并變換模塊功能。圖15 串/并變換模塊的時(shí)序波形仿真圖在這個(gè)模塊里的主要芯片是74374，其內(nèi)部結(jié)構(gòu)如圖16所示：在串/并的模塊里的第1個(gè)74374的功能是將串行合路信號(hào)接入D8端，經(jīng)過一個(gè)D觸發(fā)器的時(shí)鐘延遲后，在用Q8作為輸入信號(hào)接到D7端，同樣經(jīng)過一個(gè)D觸發(fā)器的時(shí)鐘延遲后，在用Q7作為輸入信號(hào)接到D6端；這樣經(jīng)過8個(gè)D觸發(fā)器的始終延遲后，原本串行合路的第1位信號(hào)就從Q1輸出，而原本串信號(hào)的第8位信號(hào)則從Q8輸出。串行合路信號(hào)變換成并行信號(hào)后，在經(jīng)過第2個(gè)74374鎖存輸出后，這樣8位并行信號(hào)就成為同步信號(hào)。圖16 芯片74374原理圖3. 分路器模塊分路器模塊由四個(gè)子模塊構(gòu)成，如圖17所示。每個(gè)子模塊對(duì)應(yīng)一路支路信號(hào)分路電路。圖17 分路器模塊原理圖圖17中的BCEN表示并/串變換器的并行數(shù)據(jù)輸入與串行移位控制信號(hào)，接幀同步信號(hào)；DATAIN接串行復(fù)用信號(hào)；CLKIN接時(shí)鐘信號(hào)；CBEN1至CBEN4分別接四路不同延遲的時(shí)序信號(hào)；FENOUT1表示第1路串行支路信號(hào)輸出；FENOUT2表示第2路串行支路信號(hào)輸出；FENOUT3表示第3路串行支路信號(hào)輸出；FENOUT4表示第4路串行支路信號(hào)輸出。分路器模塊的時(shí)序波形仿真圖如圖18所示：由圖中可知，在CBEN1~CBEN4分別有時(shí)鐘輸入的情況下，F(xiàn)ENOUT1~ FENOUT4分別輸出各自的信號(hào)。圖18 分路器模塊的時(shí)序波形仿真圖圖19中的每個(gè)子模塊分為三個(gè)部分，即串/并變換器、分頻器和并/串變換器。每個(gè)子模塊的由串/并變換器、分頻器和并/串變換器組成，如圖20所示。串/并變換器的功能是，將接收到的串行復(fù)用信號(hào)按復(fù)用信號(hào)的時(shí)鐘，進(jìn)行串并變換，并進(jìn)行狀態(tài)鎖存。圖20 分路器子模塊原理圖并/串變換器的具體電路如圖21所示。并/串變換器時(shí)鐘速率是復(fù)用信號(hào)對(duì)應(yīng)的時(shí)鐘速率的四分之一（用分頻器74161實(shí)現(xiàn)），以保證將復(fù)用器幀結(jié)構(gòu)中的一個(gè)時(shí)隙擴(kuò)展為一幀的寬度。由圖16可知，該串/并變換器還包括狀態(tài)鎖存功能，因此并/串變換器可利用串/并變換器中的狀態(tài)鎖存，以低速時(shí)鐘對(duì)并/串變換器的移位寄存器進(jìn)行數(shù)據(jù)的低速移位。該并/串變換器包括兩個(gè)工作過程，首先完成并行數(shù)據(jù)的寫入功能，在BCEN=“0”期間進(jìn)行；然后完成數(shù)據(jù)串行移位功能，在BCEN=“1”期間進(jìn)行。并/串變換器在BCEN=“0”時(shí)，數(shù)據(jù)從串/并輸入到并/串變換器中，由D觸發(fā)器實(shí)現(xiàn)數(shù)據(jù)鎖存功能，將送過來的數(shù)據(jù)一一對(duì)應(yīng)的D觸發(fā)器上；在BCEN=“1”時(shí)且CLK時(shí)鐘有效的情況下，OUTPUT依次輸出D8~D1，D1經(jīng)過8個(gè)D觸發(fā)器的延遲，所以在最后一位輸出。圖21 并/串變換器的原理圖并/串變換器的時(shí)序仿真圖如圖22所示：圖中并路信號(hào)輸入“10101010”，串路信號(hào)輸出“1，0，1，0，1，0，1，0”符合并/串變換器的功能。圖22 并/串變換器的時(shí)序仿真圖4. 頂層模塊在幀同步信號(hào)移位和時(shí)序信號(hào)恢復(fù)模塊，串/并變換模塊，分路器模塊三大模塊都通過仿真后，就可以構(gòu)建起頂層模塊。頂層模塊的原理圖如圖23所示：圖23 頂層模塊的原理圖5. 四路同步分接器系統(tǒng)的時(shí)序仿真圖2
語文相關(guān)推薦
鄂ICP備17016276號(hào)-1