東北大學秦皇島分校組成原理課程設計(編輯修改稿)
2024-12-12 06:27 本頁面
【文章內容簡介】 0條指令： ADDC A,@R 指令類型：算術運算指令 尋址方式： 寄存器直接尋址，存儲器直接尋址 第 35條指令： MOV EM,A 指令類型： 數據傳送指令 尋址方式：存儲器直接尋址 ，寄存器直接尋址 第 44條指令： JMP MM 指令類型： 轉移指令 尋址方式：存儲器直接 尋址 流程圖如下所示： 開始 T2(010) T1(001) T0(000) ADDC A, @R? MOV EM, A JMP EM T5(101) T4(100) T7(111) T4(100) T3(011) T6(110) T3(011) T5(101) T4(100) T3(011) PC→MAR (PCOE, MAREN) EM→W (EMEN, EMRD ,WEN) W→IR, PC+1→PC (IREN) 譯碼或測試 R?→MAR (RRD,MAREN) PC→MAR (PCOE,MAREN) PC→MAR (MAREN,PCOE) EM→W (EMRD,EMEN,WEN) W+A→DBUS→A (S2S0,AEN,CN=1,FEN) EM→ DBUS→ MAR ,PC+1→PC (EMRD,MAREN) EM→DBUS→PC (EMWR,EMEN,ELP) A→T (AEN) T→D D→DBUS→EM (EMWR) 三 .系統(tǒng)實現 模型機實現 1） .存儲器設計 VHDL 語言： entity sram is Port ( addr : in STD_LOGIC_VECTOR (7 downto 0)。地址選擇信號 emrd : in STD_LOGIC。讀信號 emwr : in STD_LOGIC。寫信號 cs : in STD_LOGIC。片選信號 datain : in STD_LOGIC_VECTOR (7 downto 0)。數據寫入端 dataout : out STD_LOGIC_VECTOR (7 downto 0)。數據讀出端 cp: in STD_LOGIC)。 end sram。 architecture Behavioral of sram is type memory is array(0 to 255)of std_logic_vector(7 downto 0)。定義存儲空間 signal data1:memory。 s
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