eda復(fù)習(xí)題答案(編輯修改稿)
2025-07-04 13:33 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 Output = sin ；END behav。四、VHDL程序改錯(cuò)：（10分）仔細(xì)閱讀下列程序，回答問(wèn)題LIBRARY IEEE。 1USE 。 2ENTITY LED7SEG IS 3PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 4 CLK : IN STD_LOGIC。 5 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 6END LED7SEG。 7ARCHITECTURE one OF LED7SEG IS 8 SIGNAL TMP : STD_LOGIC。 9BEGIN 10 SYNC : PROCESS(CLK, A) 11 BEGIN 12 IF CLK39。EVENT AND CLK = 39。139。 THEN 13 TMP = A。 14 END IF。 15 END PROCESS。 16 OUTLED : PROCESS(TMP) 17 BEGIN 18 CASE TMP IS 19 WHEN 0000 = LED7S = 0111111。 20 WHEN 0001 = LED7S = 0000110。 21 WHEN 0010 = LED7S = 1011011。 22 WHEN 0011 = LED7S = 1001111。 23 WHEN 0100 = LED7S = 1100110。 24 WHEN 0101 = LED7S = 1101101。 25 WHEN 0110 = LED7S = 1111101。 26 WHEN 0111 = LED7S = 0000111。 27 WHEN 1000 = LED7S = 1111111。 28 WHEN 1001 = LED7S = 1101111。 29 END CASE。 30 END PROCESS。 31END one。 1. 在程序中存在兩處錯(cuò)誤，試指出，并說(shuō)明理由：在MAX+PlusII中編譯時(shí)，提示的錯(cuò)誤為：Error: Line 14: File f:\upload\eda\maxplusii\my_proj\s8_5\: Type error: type in waveform element must be std_ulogicError: Line 19: File f:\upload\eda\maxplusii\my_proj\s8_5\: VHDL syntax error: expected choices in case statement2. 修改相應(yīng)行的程序（如果是缺少語(yǔ)句請(qǐng)指出大致的行數(shù)）：錯(cuò)誤1 行號(hào)： 9 程序改為：SIGNAL TMP : STD_LOGIC VECTOR(3 DOWN TO 0)。錯(cuò)誤2 行號(hào)：29 程序改為：WHEN 1001 = LED7S = 1101111。 WHEN OTNERS= LED7S = 1111111四、VHDL程序改錯(cuò)：（10分），仔細(xì)閱讀程序，回答問(wèn)題。：“VHDL Design File “sch” must contain an entity of the same name.”這是什么原因？如何修改？library ieee。 1use 。 2entity schk is 3 port (din, clk, clr : in std_logic。 串行輸入數(shù)據(jù)位/工作時(shí)鐘/復(fù)位信號(hào) 4 ab : out std_logic_vector(3 downto 0) 檢測(cè)結(jié)果輸出 5 )。 6end schk。 7architecture bhv of schk is 8 signal q : integer range 0 to 8。 9 signal d : std_logic_vector(7 downto 0)。 8位待檢測(cè)預(yù)置數(shù) 10begin 11 d = 11100101。 8位待檢測(cè)預(yù)置數(shù) 12 process (clk, clr) 13 begin 14 if clr = 39。139。 then q= 0。 15 else if clk39。event and clk = 39。139。 then 16 case q is 17 when 0 = if din = d(7) then q = 1。 else q = 0。 end if。 18 when 1 = if din = d(6) then q = 2。 else q = 0。 end if。 19 when 2 = if din = d(5) then q = 3。 else q = 0。 end if。 20 when 3 = if din = d(4) then q = 4。 else q = 0。 end if。 21 when 4 = if din = d(3) then q = 5。 else q = 0。 end if。 22 when 5 = if din = d(2) then q = 6。 else q = 0。 end if。 23 when 6 = if din = d(1) then q = 7。 else q = 0。 end if。 24 when 7 = if din = d(0) then q = 8。 else q = 0。 end if。 25 when others = q = 0。 26 end case。 27 end if。 28 end process。 29 process (q) 30 begin 31 if q = 8 then ab = 1010。 32 else ab = 1011。 33 end if。 34 end process。 35end bhv。 363. 在上述程序代碼中存在兩處錯(cuò)誤，編譯時(shí)出現(xiàn)如下提示，試修改錯(cuò)誤：Error: Line 12: File f:\eda\: VHDL syntax error: unexpected signal “d” in Concurrent Statement PartError: Line 29:File f:\eda\: VHDL syntax error: if statement must have END IF, but found PROCESS instead錯(cuò)誤1 行號(hào)：11 程序改為：d = 11100101。 錯(cuò)誤2 行號(hào)：16 程序改為：elseif clk39。event and clk = 39。139。 then ，如果編譯時(shí)出現(xiàn)“Can’t open VHDL “WORK” ”這樣的錯(cuò)誤提示。這又是什么原因，如何修改？四、VHDL程序改錯(cuò)：（10分）01 LIBRARY IEEE 。02 USE 。03 USE 。04 ENTITY LED7CNT IS05 PORT ( CLR : IN STD_LOGIC。06 CLK : IN STD_LOGIC。07 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) 。08 END LED7CNT。 09 ARCHITECTURE one OF LED7CNT IS10 SIGNAL TMP : STD_LOGIC_VECTOR(3 DOWNTO 0)。11 BEGIN 12 CNT:PROCESS(CLR,CLK)13 BEGIN 14 IF CLR = 39。139。 THEN15 TMP = 0。16 ELSE IF CLK39。EVENT AND CLK = 39。139。 THEN17 TMP = TMP + 1。18 END IF。 19 END PROCESS。 20 OUTLED:PROCESS(TMP)21 BEGIN 22 CASE TMP IS23 WHEN 0000 = LED7S = 0111111 。24 WHEN 0001 = LED7S = 0000110 。25 WHEN 0010 = LED7S = 1011011 。26 WHEN 0011 = LED7S = 1001111 。27 WHEN 0100 = LED7S = 1100110 。28 WHEN 0101 = LED7S = 1101101 。29 WHEN 0110 = LED7S = 1111101 。30 WHEN 0111 = LED7S = 0000111 。31 WHEN 1000 =
教學(xué)教案相關(guān)推薦
鄂ICP備17016276號(hào)-1