【文章內(nèi)容簡介】 種地址表示： 物理地址 是內(nèi)存中信息存儲的實(shí)際地址 邏輯地址 （段基址：偏移地址）是允許在程序中編排的地址 CPU必須按照物理地址對對內(nèi)存進(jìn)行尋址，訪存時(shí)首先把邏輯地址轉(zhuǎn)換為物理地址，然后再對內(nèi)存單元進(jìn)行讀 /寫 物理地址與邏輯地址： 0000 16位段基址 20位物理地址 地址加法器 16位段基址 16位偏移地址 8086存儲器組織 512 8位奇 地址 存儲體 …… 512 8位偶 地址 存儲體 …… 00000H 00002H 00004H . . . 00001H 00003H 00005H . . . 8086的存儲器組織及 I/O組織 ? 分體結(jié)構(gòu) 8086存儲器組織 D7~D0 偶 地址存儲體 SEL A19~A1 D7~D0 奇 地址存儲體 SEL A19~A1 DB D7~D0 D15~D8 AB A19~A1 A0 BHE 8086的存儲器組織及 I/O組織 8086的 I/O空間 8086系統(tǒng)與外部設(shè)備之間通過 I/O接口芯片聯(lián)系 每個 I/O芯片內(nèi)部都有一個或幾個 I/O端口（寄存器），每個端口對應(yīng)一個端口號（又稱端口地址）， 8086系統(tǒng)允許有 64K個 8位端口，兩個相鄰的 8位端口可以組成一個 16位的端口 指令系統(tǒng)提供了 IN及 OUT指令訪問端口， CPU在執(zhí)行這樣的指令時(shí)，會從硬件上產(chǎn)生有效的 RD信號或 WR信號，同時(shí)使 M/IO信號變?yōu)榈碗娖?，通過外部邏輯電路的組合產(chǎn)生對 I/O端口的讀 /寫信號 一臺微機(jī)在運(yùn)行過程中，需要 CPU執(zhí)行許多操作，8086CPU的操作主要有以下幾種： ? 系統(tǒng)復(fù)位與啟動操作 ? 總線讀 /寫操作 ? 中斷操作 ? 最小模式下的總線保持請求響應(yīng)操作 ? 最大模式下的總線請求 /允許 /釋放操作 8086的總線操作及時(shí)序 系統(tǒng)復(fù)位與啟動操作 8086的復(fù)位和啟動操作是通過 RESET引腳的觸發(fā)信號執(zhí)行的， 8086要求復(fù)位信號至少維持 4個時(shí)鐘周期的高電平，若是初次上電則要求至少維持 50μs 的高電平 當(dāng) RESET信號一進(jìn)入高電平， 8086就會結(jié)束現(xiàn)行操作，進(jìn)入內(nèi)部復(fù)位狀態(tài)，并將 CPU內(nèi)部將全部寄存器置為初值 0000H 其它寄存器 空 指令隊(duì)列 0000H ES寄存器 0000H SS寄存器 0000H DS寄存器 FFFFH CS寄存器 0000H 指令指針 IP 0000H 標(biāo)志寄存器 系統(tǒng)復(fù)位重新啟動時(shí)，便從內(nèi)存的 FFFF0H單元開始執(zhí)行程序。一般在 FFFF0H處存放一條 JMP指令，轉(zhuǎn)移到系統(tǒng)程序入口處，保證系統(tǒng)一啟動就可以自動進(jìn)入系統(tǒng)程序 8086復(fù)位操作時(shí)序 RESET 輸入 內(nèi)部 RESET 三態(tài)門 輸出信號 不作用狀態(tài) 浮空 CLK 1 2 T 1 2 T 4T后 1T后 在 RESET信號變成高電平后，經(jīng)過 1個時(shí)鐘周期，所有的三態(tài)輸出線被置為高阻態(tài)，并一直維持高阻態(tài)（浮空）直到 RESET信號變?yōu)榈碗娖綖橹?，但在高阻態(tài)的前半個時(shí)鐘周期，三態(tài)輸出線被置為不作用狀態(tài)，當(dāng)時(shí)鐘信號又變成高電平時(shí)，才置為高阻態(tài) 置為高阻態(tài)的三態(tài)輸出線包括： AD15~AD0、 A19/S6~A16/SBHE/S M/IO、 DT/R、 DEN、 WR、 RD、 INTA。另外幾條控制線在復(fù)位后處于無效狀態(tài)，但不浮空，它們是 ALE、 HLDA、 RQ/GT0、RQ/GT QS0、 QS1 CLK A19/S6 ~A16/S3 AD15 ~AD0 ALE M/IO BHE/S7 RD DT/R DEN ⑴ 最小模式下存儲器或 I/O端口 讀 操作 T1 T2 T3 TW T4 ~ ~ ① ② ③ ④ ⑤ ⑥ ⑧ ⑨ ⑩ ② BHE輸出 高：讀內(nèi)存 低：讀 I/O 地址輸出 狀態(tài)輸出 地址輸出 數(shù)據(jù)輸入 T1狀態(tài) ① M/IO信號指出 CPU訪問的對象， =1訪問內(nèi)存， =0訪問外設(shè)。該信號的有效電平一直保持到總線周期結(jié)束的 T4狀態(tài)。 ② 20位地址信號通過多路復(fù)用總線分別輸出訪問內(nèi)存或外設(shè)的端口地址。 ③ 作為奇存儲體的選擇信號 BHE信號有效。 ④ ALE引腳上輸出一個正脈沖作為地址鎖存信號。在 T1狀態(tài)結(jié)束時(shí)， ALE的下降沿用做地址鎖存器的選通信號，使地址鎖存。 ⑤ 若系統(tǒng)中接有數(shù)據(jù)收發(fā)器 8286，在 T1狀態(tài)時(shí)， DT/R 輸出低電平，控制其接收數(shù)據(jù)。 T2狀態(tài)⑥ A19/S6~A16/S3上輸出狀態(tài)信息 S6~S3，并持續(xù)到 T4狀態(tài) ⑦ 地址信號消失， AD15~AD0進(jìn)入高阻態(tài)，為讀入數(shù)據(jù)作準(zhǔn)備 BHE/S7引腳輸出狀態(tài)信息 S7 ⑧ RD信號有效，送出訪問內(nèi)存或 I/O端口的讀信號。 ⑨ 若系統(tǒng)中接有數(shù)據(jù)收發(fā)器 , 則 DEN信號低電平有效，作為其選通信號。 T3狀態(tài)⑩ 在基本總線周期的 T3狀態(tài)，存儲單元或 I/O端口將數(shù)據(jù)送到了數(shù)據(jù)總線上， CPU通過 AD15~AD0接收數(shù)據(jù)。 T2狀態(tài)的各信號電平持續(xù)到 T3狀態(tài)。 Tw狀態(tài) CPU在 T3狀態(tài)的前沿采樣 READY信號，為低電平 ,說明數(shù)據(jù)總線上沒有數(shù)據(jù)，就在 T3與 T4之間插入等待周期 Tw，以后 CPU在每個 Tw的前沿處采樣 READY，確定是否繼續(xù)插入 Tw ，直到 READY為高電平，才進(jìn)入 T4狀態(tài)。Tw與 T3狀態(tài)各控制信號的電平狀態(tài)一致。 T4狀態(tài) CPU在 T3與 T4交界處采樣數(shù)據(jù)，然后在 T4狀態(tài)的后半周期，數(shù)據(jù)從數(shù)據(jù)總線上撤消，各個控制信號和狀態(tài)信號進(jìn)入無效狀態(tài)，DEN無效，總線收發(fā)器不工作，一個讀總線周期結(jié)束 ⑦ 與最小模式下的讀總線周期不同之處： 在 T1狀態(tài)， DT/R信號為高電平，表示本總線周期為寫總線周期，即 CPU將數(shù)據(jù)寫入存儲單元或 I/O單元。 在 T2狀態(tài)，地址信號發(fā)出后， CPU立即向地址 /數(shù)據(jù)線AD15~AD0發(fā)出數(shù)據(jù)，數(shù)據(jù)信號保持到 T4狀態(tài)，使存儲器或外設(shè)一旦準(zhǔn)備好數(shù)據(jù)即可從數(shù)據(jù)總線取走數(shù)據(jù)。 在 T2狀態(tài)，寫信號 WR（而不是讀信號）有效，維持到T4狀態(tài)，選通存儲器或 I/O端口 ⑵ 最小模式下存儲器或 I/O端口 寫 操作 與最小模式下的讀總線周期的不同之處： 在最大模式下， ALE、 RD、 DT/R、 DEN 信號由 8288提供，分別表示為： *ALE、 *MRDC、 *IORC、 *DT/R、 *DEN 在 T3狀態(tài)，當(dāng) CPU讀取數(shù)據(jù)后， S S S0全部進(jìn)入高電平即無源狀態(tài)，并一直持續(xù)到 T4狀態(tài)，一旦進(jìn)入無源狀態(tài)，意味著很快就可以啟動一個新的總線周期。 在 T4狀態(tài)，數(shù)據(jù)從總線上消失， S7~S3進(jìn)入高阻態(tài)，而 S SS0按照下一個總線周期的操作類型產(chǎn)生電平變化 Tw狀態(tài)的插入與最小模式相同 ⑴ 最大模式下存儲器或 I/O端口 讀 操作 與最大模式下的讀總線周期的不同之處： 8288持續(xù)輸出的 *DT/R信號為高電平 在 T2狀態(tài)， CPU就把數(shù)據(jù)送到數(shù)據(jù)總線 AD15~AD0上 ⑵ 最大模式下存儲器或 I/O端口 寫 操作 CPU在每個指令周期的最后一個 T狀態(tài)檢測可屏蔽中斷請求線INTR，若 INTR引腳有一個高電平，且標(biāo)志寄存器中斷允許標(biāo)志 IF=1時(shí)， CPU在執(zhí)行完當(dāng)前的指令后，執(zhí)行中斷響應(yīng)周期。 CPU對可屏蔽中斷請求的響應(yīng)過程要執(zhí)行兩個連續(xù)的 INTA總線周期，每個總線周期包括 4個時(shí)鐘周期。 在第 1個 INTA總線周期， CPU在 T2~T4狀態(tài)發(fā)出中斷響應(yīng)信號INTA，作為對中斷請求設(shè)備的響應(yīng)，若是最大模式， CPU還啟動LOCK信號，封鎖總線，使系統(tǒng)中其它總線設(shè)備不能訪問總線，LOCK信號將持續(xù)到下一個總線周期的 T2狀態(tài) 在第 2個 INTA總線周期， CPU在 T2~T4狀態(tài)發(fā)出中斷響應(yīng)信號INTA，通知中斷請求設(shè)備把中斷類型碼送到數(shù)據(jù)總線的低 8位 在執(zhí)行中斷響應(yīng)周期時(shí)，兩個 INTA總線之間要 3個空閑周期 TI 中斷操作 HOLD信號變?yōu)楦唠娖胶螅?CPU要在下一個時(shí)鐘周期的上升沿才檢測到。然后用 T4或 T1狀態(tài)的下降沿使 HLDA變成高電平，若采樣到 HOLD信號時(shí)，不在 T4或 T1狀態(tài)，可能會延遲幾個時(shí)鐘周期，等到 T4或 T1狀態(tài)才發(fā)出 HLDA信號 T1或 T4 HOLD CLK ~ ~ HLDA ~ ~ ~ ~ 浮空 ~ ~ AD15~AD0 A19/S6~A16/S3 M/ CPU一旦讓出總線控制權(quán)，就使地址 /數(shù)據(jù)線、地址 /狀態(tài)線及控制信號 RD、 WR、 INTA、 M/IO、 DEN及 DT/R處于浮空狀態(tài)，但 ALE信號不浮空。 HOLD信號影響 8086CPU的總線接口部件 BIU的工作（總線浮空），但執(zhí)行部件 EU繼續(xù)執(zhí)行指令隊(duì)列中的指令，直到遇到需要使用總線的指令時(shí)， EU才停下來。 當(dāng)總線請求結(jié)束， HOLD和 HLDA信號變?yōu)榈碗娖綍r(shí)， CPU不立即驅(qū)動總線，這些引腳繼續(xù)浮空，直到 CPU執(zhí)行一條總線操作時(shí)，才結(jié)束帶這些引腳的浮空狀態(tài)。因此，為了防止總線控制切換時(shí)，因沒有任何主模塊的驅(qū)動而造成控制線電平漂移到最小電平以下，在控制線和電源之間要連接一個提拉電阻 最小模式下總線保持請求 /響應(yīng)操作 外部主模塊請求使用總線時(shí)，在 RQ/GT引腳上向 CPU發(fā)出負(fù)脈沖 RQ，脈沖寬度為 1個時(shí)鐘周期 CPU在每個時(shí)鐘周期的上升沿檢測 RQ信號，若檢測到負(fù)脈沖，則在下一個 T4或 TI狀態(tài)從同一引腳上向請求者發(fā)出總線允許信號 GT，它也是一個負(fù)脈沖，寬度為 1個時(shí)鐘周期 CPU發(fā)出允許脈沖后，地址 /數(shù)據(jù)線、地址狀態(tài)線及控制線 RD、LOCK、 S S S0、 BHE/S7便處于高阻態(tài) 外部主模塊收到 CPU發(fā)來的允許脈沖后，得到了總線控制權(quán)，可以占用總線 1個或幾個總線周期，總線使用完畢后，外部主模塊在RQ/GT引腳上向 CPU發(fā)一個寬度為 1個時(shí)鐘周期的釋放負(fù)脈沖， CPU檢測到該脈沖后，在下一個時(shí)鐘周期收回總線使用權(quán) 與最小模式下執(zhí)行總線保持請求／保持響應(yīng)周期情況一樣， CPU發(fā)出總線允許負(fù)脈沖，釋放總線后，仍可執(zhí)行已經(jīng)進(jìn)入指令緩沖隊(duì)列的指令，直到需要使用總線周期為止 最大模式下總線請求 /允許 /釋放操作 CPU及輔助器件構(gòu)成的 CPU子系統(tǒng) ROM和 RAM構(gòu)成的 存儲器子系統(tǒng) 各種 I/O芯片構(gòu)成的接口部件 子系統(tǒng) 連接各種外設(shè)適配器以及存儲器擴(kuò)充板的 PC總線 I/O擴(kuò)展槽 IBM PC/XT的核心是安裝在機(jī)箱底部的系統(tǒng)主板，系統(tǒng)主板上的電路可以分成四個主要功能模塊： IBM PC/XT微型計(jì)算機(jī)系統(tǒng)簡介 CPU子系統(tǒng) 8088微處理器 8284A時(shí)鐘發(fā)生器 8282/8283/74LS373 地址鎖存器 8286/8287/74LS245 數(shù)據(jù)收發(fā)器 8288總線控制器 存儲器子系統(tǒng) I/O子系統(tǒng) I/O控制 8255A5 定時(shí)計(jì)數(shù)器 82535 中斷控制器 8259A DMA控制器 8237A5 PA口：方式 0先輸出當(dāng)前檢測點(diǎn)標(biāo)志， 后輸入鍵盤掃描碼 PB口：方式 0輸出系統(tǒng)各控制信號 PC口：方式 0輸入系統(tǒng)各工作狀態(tài) 計(jì)數(shù)器 0:電子時(shí)間基準(zhǔn) → 8259A的 IR0 計(jì)數(shù)器 1:DRAM刷新定時(shí)信號 → 8237A的 DREQ0 計(jì)數(shù)器 2:送揚(yáng)聲器，控制發(fā)聲音調(diào) IR0：來自 82535計(jì)數(shù)器 0的 OUT0 IR2~IR7來自 I/O擴(kuò)展槽的各擴(kuò)展板 通道 0：控制 DRAM刷新 IR1：來自鍵盤接口電路 通道 1：用戶保留 通道 2：軟盤數(shù)據(jù)傳送 通道 3：硬盤數(shù)據(jù)傳送 I/O子系統(tǒng) 內(nèi)存 8284 8288 8282 8286 8253 8255A 8259A 62芯PC總線I/O擴(kuò)展槽 8237A DB IBMPC/XT系統(tǒng)板部件框圖 S2S1S0 CLK MEMR MEMW DREQ1