簡易數(shù)字信號傳輸性能分析儀設(shè)計報告(編輯修改稿)
2025-06-19 18:17 本頁面
【文章內(nèi)容簡介】 2，附圖3，附圖4）。軟件直接給出各電阻電容參數(shù)，方便簡潔。軟件給出的參數(shù)如下，經(jīng)試驗濾波效果完全達到要求。 當(dāng)fc=100KHz時,R1=，R2=，R3=，R4=，C1=820p，C2=100p，C3=120p，C4=100p。 當(dāng)fc=200KHz時,R1=，R2=，R3=，R4=，C1=820p，C2=100p，C3=120p，C4=100p。當(dāng)fc=500KHz時,1=732k，R2=，R3=，R4=，C1=820p，C2=100p，C3=120p，C4=100p。 加法器是產(chǎn)生數(shù)的和的裝置。加法器是一種數(shù)位電路，其可進行數(shù)字的加法計算。本系統(tǒng)采用的是直接耦合放大器構(gòu)成的加法電路。因為信號包含10MHz的方波，所以考慮其高次諧波分量，放大器需要采用高帶寬的才能保證信號合成的質(zhì)量，所以我們使用增益帶寬積為100MHz的THS3091作為加法器用的放大器（電路圖見附圖5，測試波形見附表4）。 衰減器是在指定的頻率范圍內(nèi)，一種用以引入一預(yù)定衰減的電路。一般以所引入衰減的分貝數(shù)及其特性阻抗的歐姆數(shù)來標(biāo)明。用衰減器實現(xiàn)放大器的輸入端、輸出端電平的控制、分支衰減量的控制。本系統(tǒng)采用的是π型衰減網(wǎng)絡(luò)，通過使用電位器調(diào)節(jié)輸入阻抗來調(diào)節(jié)衰減倍數(shù)（見附圖6）。 —4倍可調(diào)，，所以需要先進行衰減再放大。本系統(tǒng)我們選用了OP37高性能運放，以電位器作為比例放大的反饋電阻，實現(xiàn)增益的手動調(diào)節(jié)（見附圖7）。 系統(tǒng)顯示部分使用LCD12864液晶顯示屏進行顯示，LCD12864可顯示字符和漢字。本系統(tǒng)中用來顯示預(yù)置的m序列頻率。按鍵部分使用44矩陣鍵盤，16個按鍵可分別設(shè)置不同的數(shù)值和頻率的加減確認等。矩陣鍵盤具有按鍵多，占用的IO口少的特點。（電路圖略） 直流穩(wěn)壓電源部分采用自制的線性穩(wěn)壓電源，變壓器將市電220V交流電轉(zhuǎn)化為18V的交流電，通過整流、濾波、穩(wěn)壓得到系統(tǒng)所需要的直流電。，顯示屏使用5V供電，加法器與濾波器均使用177。15V為芯片供電。（見附圖8）本設(shè)計利用VHDL語言編寫程序,。FPGA采用VHDL語言編程，VHDL語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用,VHDL語言主要具有以下優(yōu)點：(1)VHDL語言功能強大,設(shè)計方式多樣，VHDL語言具有強大的語言結(jié)構(gòu),只需采用簡單明確的VHDL語言程序就可以描述十分復(fù)雜的硬件電路。同時,它還具有多層次的電路設(shè)計描述功能。(2)VHDL語言具有強大的硬件描述能力。VHDL語言具有多層次的電路設(shè)計描述功能，描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。(3)VHDL語言具有很強的移植能力VHDL語言很強的移植能力主要體現(xiàn)在:對于同一個硬件電路的VHDL語言描述,它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。(4)VHDL語言的設(shè)計描述與器件無關(guān)。采用VHDL語言描述硬件電路時,設(shè)計人員并不需要首先考慮選擇進行設(shè)計的器件。這樣做的好處是可以使設(shè)計人員集中精力進行電路設(shè)計的優(yōu)化,而不需要考慮其他的問題。當(dāng)硬件電路的設(shè)計描述完成以后,VHDL語言允許采用多種不同的器件結(jié)構(gòu)來實現(xiàn)。QuartusII是Altera公司繼Max+ plusII之后開發(fā)的一種針對其公司生產(chǎn)的系列CPLD/PGFA器件的綜合性開發(fā)軟件，該軟件界面友好，使用便捷，功能強大，是一個完全集成化的可編程邏輯設(shè)計環(huán)境，是先進的EDA工具軟件。該軟件具有開放性、與結(jié)構(gòu)無關(guān)、多平臺、完全集成化、豐富的設(shè)計庫、模塊化工具等特點，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。本系統(tǒng)軟件是通過FPGA產(chǎn)生m序列的數(shù)字信號及其時鐘信號，其系統(tǒng)軟件發(fā)送數(shù)據(jù)部分如圖10所示，接收數(shù)據(jù)并顯示部分如圖11所示。圖10 主控FPGA發(fā)送數(shù)據(jù)原理圖圖11 主控FPGA接收數(shù)據(jù)原理圖m序列隨機發(fā)生部分的軟件設(shè)計能夠使FGPA生成作為傳輸信號和噪聲的兩種m序列偽隨機信號。其流程圖如圖12所示。信號處理部分的軟件主要實現(xiàn)對信號提取位同步信號的功能以便使示波器能夠正常顯示對應(yīng)眼圖。其流程圖如13所示。圖12 m序列隨機信號發(fā)生部分軟件實現(xiàn)流程圖 圖1
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