eda課程設(shè)計說明書(編輯修改稿)
2025-06-19 18:05 本頁面
【文章內(nèi)容簡介】 設(shè)置了一個固定的時間99s，用兩個數(shù)碼管來顯示，分別表示兩位倒計時的個位和十位。當(dāng)搶答器鑒別模塊成功判別出最先按下?lián)尨鸢存I的參賽組后，進入計時狀態(tài)。計時模塊開始工作從規(guī)定的99秒開始以秒計時，計時至0秒停止，此時蜂鳴器發(fā)出報警信號，提醒答題已經(jīng)終止。計時采用的時鐘clk是由芯片的晶振時鐘分頻而來。計時模塊仿真如下圖所示：仿真說明：Count_time的低四位表示個位數(shù)碼管的顯示，高四位表示十位數(shù)碼管的顯示，用BCD碼表示。Clk來一個高脈沖，count_time的數(shù)值就減一，通過分析，仿真完全符合預(yù)期所要達到的結(jié)果。 報警模塊在這個模塊中，主要實現(xiàn)在搶答過程中的兩次倒計時完后的蜂鳴器的鳴叫。如果可以搶答時，有選手首先按下?lián)尨鸢存I，則蜂鳴器第一次鳴叫；如果定時已到，還沒有選手進行搶答，則第二次蜂鳴器發(fā)出叫聲，給予參賽選手警示提醒的作用。此模塊和搶答鑒別模塊、計時模塊、蜂鳴器相連，用以實現(xiàn)其功能?？傇O(shè)計仿真波形如下： 仿真圖形說明:當(dāng)clear為1的時候，即主持人按鍵以后,player1搶答成功，顯示result是1，對應(yīng)的二極管發(fā)光。數(shù)碼管顯示，倒計時開始。當(dāng)?shù)褂嫊r結(jié)束時，alert為1，喇叭響2秒鐘。當(dāng)clear再被置0的時，輸出被清零，可以重新開始。4 軟件設(shè)計FPGA為現(xiàn)場可編程門陣列，通過EDA技術(shù)對FPGA芯片進行編程，可將一個較為復(fù)雜的數(shù)字系統(tǒng)集成于一個芯片中，制成專用集成電路芯片，并可隨時在系統(tǒng)修改其邏輯功能。編程及仿真工具采用Quartus II，用Verilog對其編程（還可以加點對FPGA、QuartusII、Verilog的介紹）EDA技術(shù)是指以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、信息處理及智能化技術(shù)的最新成果，進行電子產(chǎn)品的自動設(shè)計。 利用EDA工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出IC版圖或PCB版圖的整個過程的計算機上自動處理完成。 現(xiàn)在對EDA的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。本文所指的EDA技術(shù)，主要針對電子電路設(shè)計、PCB設(shè)計和IC設(shè)計。 EDA設(shè)計可分為系統(tǒng)級、電路級和物理實現(xiàn)級。Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。 Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。 Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。對第三方EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方EDA工具。 此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。 設(shè)計思路本設(shè)計有四路不同組別的搶答輸入信號，并能識別最先搶答的信號，搶答器共有兩個輸出顯示，代表選手的LED和倒計時顯示的數(shù)碼管，它們的輸出全為BCD碼輸出，這樣便于和顯示譯碼器連接。當(dāng)主持人按下控制鍵、選手按下?lián)尨疰I或倒計時到時蜂鳴器短暫響起，考慮到有優(yōu)先屏蔽原則，采用一個標志狀態(tài)變量flag，當(dāng)這個標志變化為“1”的時候，說明有選手已經(jīng)搶答，則對其他選手輸入信號進行屏蔽，然后鎖存這個選手的編號并顯示。本設(shè)計中回答問題的限制時間為99s，采用兩個數(shù)碼管顯示，計數(shù)采用BCD碼輸出。 軟件設(shè)計流程圖5 系統(tǒng)調(diào)試本系統(tǒng)既含有搶答器鑒別模
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