bb碼的編碼仿真與實(shí)現(xiàn)課程設(shè)計(jì)報(bào)告(編輯修改稿)
2025-06-19 18:04 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 概率相等Ⅱ 減小最大同符號(hào)連續(xù)數(shù)的數(shù)目Ⅲ 選取游程差值D值小的碼組為了達(dá)到以上設(shè)計(jì)目標(biāo)，引入模式概念。6B碼有模式1和模式2。定義模式1為正，模式2為負(fù)；模式1和模式2交替出現(xiàn)。設(shè)計(jì)的碼表為：序號(hào)輸入二元碼組（5bit）輸出二元碼組（6bit） 5B6B—1 （00） 5B6B—2 （01）模式1模式2模式1模式20000000001110001110101111010001000010111000111001001110110002000101100011100010110111001003000111010011010010001110001114001000110100110101010110101005001010100110100110010110010116001101011001011000011010011017001111110010001100011100011108010001001101001101100110011009010010101010101010100110100111001010010111101000010101010101110101110011101100001011001011012011001010110101000110010110011301101011110100001011010011010140111010111001000101110001110015011111101001101001011010100101610000001011001011011101100010171000101110110001010001110001118100100110111001001001011001011910011110101001010100110100110201010011011000100110100110100121101011110100001011010101010102210110101010101010101100101100231011101100101100111010100101024110001011010100101100011100012511001001101001101110010110010261101011001011001011010011010027110110101100101101110010001102811100100101100101111000111000291110110001110001110111001000130111100011100011101101100010013111111111000111000111010000101表1 5B6B碼表 5B6B編碼模塊設(shè)計(jì) 編碼器的工作原理5B6B碼型的編碼電路包括串/并變換電路、緩存電路、編碼電路、并/串變換、變頻器等部分，如下圖所示：圖2 編碼原理圖編碼電路的工作原理是本地晶振產(chǎn)生一個(gè)標(biāo)準(zhǔn)的時(shí)鐘，用變頻器產(chǎn)生供譯碼電路和輸出電路工作的時(shí)鐘，他們之間的關(guān)系是 。緩存器把輸入的五位碼元保存起來(lái)作為編碼器的輸入，在編碼器電路中，按照議定的5B6B5碼表來(lái)產(chǎn)生相應(yīng)的六位碼元。這六位碼元在6B時(shí)鐘脈沖的驅(qū)動(dòng)下通過(guò)并/串變換電路來(lái)輸出。 編碼電路的電路模塊劃分在實(shí)際設(shè)計(jì)中，應(yīng)結(jié)合實(shí)際和VHDL語(yǔ)言的描述特性，可把編碼電路劃分為以下模塊。它們分別是：串并變換模塊、編碼模塊、并串變換模塊、序列生成模塊和其他相關(guān)模塊（緩沖電路設(shè)計(jì)等配套模塊）。以下重點(diǎn)介紹前四模塊的設(shè)計(jì)思路，后幾個(gè)模塊會(huì)給出程序。（1） 序列產(chǎn)生模塊 該模塊首先通過(guò)按鍵cout控制，當(dāng)cout為0時(shí)清零，cout為2時(shí)輸出序列一個(gè)24位的序列，由于在設(shè)計(jì)時(shí)采用了循環(huán)技術(shù)，又避免了信號(hào)的重疊和覆蓋 ，所以將產(chǎn)生所需要的6B序列。可以通過(guò)按鍵的值來(lái)控制輸出的序列值。（2）串并變換模塊[7]的主要功能是將串行輸入的碼流并行輸出。對(duì)于6B碼流來(lái)說(shuō)，在進(jìn)行查表之前必須要先將其轉(zhuǎn)換成6BITS每組的并行碼流，然后把并行的6B碼組收集起來(lái)，進(jìn)行查表操作。對(duì)于5B碼流，即為轉(zhuǎn)換成5BITS每組的并行碼流。（3）編碼模塊主要負(fù)責(zé)輸入的并行碼組的編碼。 （4）并串變換模塊的主要功能是將并行的碼流串行輸出，具體功能和實(shí)現(xiàn)方法與串并變換模塊的功能相近，在此不再說(shuō)明了。 5B6B編碼器在FPGA中的實(shí)現(xiàn)在quartus2里面用VHDL語(yǔ)言來(lái)設(shè)計(jì)5B6B碼的編碼器，采用了由頂向下的設(shè)計(jì)方法（參見(jiàn)圖3中的b5b6_code元件圖），在這個(gè)5B6B編碼器中，data_in表示碼流的輸入，clk_5b、clk_6b分別是作為5b、6b碼時(shí)鐘脈沖的輸入信號(hào)，reset信號(hào)是系統(tǒng)的復(fù)位信號(hào)，data_out是編碼后碼流的輸出。用VHDL語(yǔ)言描述的時(shí)候，里面的模塊又可分成幾個(gè)進(jìn)程（process）：第一個(gè)process處理輸入碼流的移位以及主要的復(fù)位功能，相當(dāng)于編碼原理中的串/并變換電路以及緩存電路；第二個(gè)process進(jìn)程處理碼流的編碼功能，相當(dāng)于原理中的編碼電路，在這個(gè)process中由于存在模式的轉(zhuǎn)換的問(wèn)題，所以定義了一個(gè)模式標(biāo)志位（model_state），無(wú)論在模式1還是在模式2下，當(dāng)碼組的數(shù)字和d＝0時(shí)，model_state不會(huì)改變，如果碼組的數(shù)字和d＝177。2的時(shí)候，那么就改變model_state的值，從而實(shí)現(xiàn)數(shù)字和177。2的相互更替，這樣就保證了碼字“0”和碼字“1”的平衡；第三個(gè)process處理碼組的輸出，相當(dāng)于原理中的并/串變換電路。圖3 b5b6_code元件圖quartus2下編碼器的仿真波形圖如下所示：圖4 編碼器的仿真波形圖 仿真的時(shí)候采取了100MHz的clk時(shí)鐘信號(hào)，用altpll來(lái)產(chǎn)生用于編碼器的5B信
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