【正文】 成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。在數(shù)字光纖通信系統(tǒng)中比較常用的線路碼型就是mBnB碼型，mBnB線路碼型的最大優(yōu)點(diǎn)就是最大相同碼元連碼和少、定時(shí)信息豐富、并且有簡(jiǎn)單成熟的誤碼監(jiān)測(cè)與碼組同步的方法。具有的設(shè)計(jì)條件計(jì)算機(jī)MATLAB軟件 Quartus II軟件計(jì)劃學(xué)生數(shù)及任務(wù)計(jì)劃需要3人：1人主要進(jìn)行5B6B編碼仿真模型設(shè)計(jì)；1人用MATLAB仿真實(shí)現(xiàn)。1人分析5B6B編碼用硬件描述語(yǔ)言的實(shí)現(xiàn)方案計(jì)劃設(shè)計(jì)進(jìn)程第12周 查資料了解5B6B編碼原理，設(shè)計(jì)實(shí)現(xiàn)方案，并進(jìn)行仿真第13周 仿真實(shí)現(xiàn)5B6B編碼，同時(shí)完成課程設(shè)計(jì)報(bào)告參考文獻(xiàn)[1]李勇權(quán), 劉永強(qiáng), 何云狀, [J]. 微計(jì)算機(jī)信息 , 2007,(14)[2] 張少鋒, 楊章順, 戴琦, 齊恒, 冉立新. 光纖數(shù)字通信系統(tǒng)5B6B編譯碼的FPGA實(shí)現(xiàn)[J]. 光通信技術(shù) , 2004,(12)[3] 劉增基，周洋溢，胡遼林，周綺麗. 光纖通信 (第二版) [M]. 西安：西安電子科技大學(xué)出版社，目錄一、軟件硬件開(kāi)發(fā)平臺(tái)簡(jiǎn)介 2 Quartus2軟件簡(jiǎn)述 3 FPGA系統(tǒng)開(kāi)發(fā)流程簡(jiǎn)介 4 電路設(shè)計(jì) 4 設(shè)計(jì)輸入 4 功能仿真 5 綜合優(yōu)化 5 綜合后仿真 6 實(shí)現(xiàn)與布局布線 6二、5B6B編碼仿真及其設(shè)計(jì)步驟 6 5B6B編碼原理 6 5B6B編碼原理 7 5B6B碼表設(shè)計(jì) 7 5B6B編碼模塊設(shè)計(jì) 8 編碼器的工作原理 8 編碼電路的電路模塊劃分 9 5B6B編碼器在FPGA中的實(shí)現(xiàn) 9 整體電路的仿真實(shí)現(xiàn) 11 整體電路的頂層圖 11 整體電路的仿真 11三、結(jié)束語(yǔ) 11參考文獻(xiàn) 115B6B碼編碼的仿真與實(shí)現(xiàn)摘要：在數(shù)字通信系統(tǒng)中，數(shù)字光纖通信由于其本身的優(yōu)點(diǎn)得到越來(lái)越廣泛的應(yīng)用。關(guān)鍵詞：5B6B編碼； VHDL語(yǔ)言； FPGA ； Quartus2 ；仿真；正文：一、軟件硬件開(kāi)發(fā)平臺(tái)簡(jiǎn)介由于5B6B碼編碼的設(shè)計(jì)與仿真是要軟件做支持和要硬件做平臺(tái)。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。此外，Quartus II 通過(guò)和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開(kāi)發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開(kāi)發(fā)平臺(tái)。Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來(lái)越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。改進(jìn)了軟件的LogicLock模塊設(shè)計(jì)功能，增添 了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試。能夠支持邏輯門數(shù)在百萬(wàn)門以上的邏輯器件的開(kāi)發(fā)，并且為第三方工具提供了無(wú)縫接口。同時(shí)，自動(dòng)的錯(cuò)誤定位、完備的錯(cuò)誤和警告信息，使設(shè)計(jì)修改變得簡(jiǎn)單容易。 電路設(shè)計(jì)在系統(tǒng)設(shè)計(jì)之前，首先要進(jìn)行的是方案論證、系統(tǒng)設(shè)計(jì)和FPGA芯片選擇等準(zhǔn)備工作。常用的方法有硬件描述語(yǔ)言（HDL）和原理圖輸入方法等。目前，在實(shí)際開(kāi)發(fā)中應(yīng)用最廣的就是HDL語(yǔ)言輸入法，利用文本描述設(shè)計(jì)，可以分為普通HDL和行為HDL。 功能仿真 功能仿真，也稱為前仿真，是在編譯之前對(duì)用戶所設(shè)計(jì)的電路進(jìn)行邏輯功能驗(yàn)證，此時(shí)的仿真沒(méi)有延遲信息，僅對(duì)初步的功能進(jìn)行檢測(cè)。 綜合優(yōu)化 所謂綜合就是將較高級(jí)抽象層次的描述轉(zhuǎn)化成較低層次的描述。為了能轉(zhuǎn)換成標(biāo)準(zhǔn)的門級(jí)結(jié)構(gòu)網(wǎng)表，HDL程序的編寫必須符合特定綜合器所要求的風(fēng)格。在仿真時(shí)，把綜合生成的標(biāo)準(zhǔn)延時(shí)文件反標(biāo)注到綜合仿真模型中去，可估計(jì)門延時(shí)帶來(lái)的影響。 實(shí)現(xiàn)與布局布線 實(shí)現(xiàn)是將綜合生成的邏輯網(wǎng)表配置到具體的FPGA芯片上，布局布線是其中最重要的過(guò)程。布線結(jié)束后，軟件工具會(huì)自動(dòng)生成報(bào)告，提供有關(guān)設(shè)計(jì)中各部分資源的使用情況。通過(guò)線路碼型的轉(zhuǎn)變平衡數(shù)字碼流中的“0”和“1”碼字，從而避免碼流中出現(xiàn)長(zhǎng)“0”或者長(zhǎng)“1”的現(xiàn)象。這里選擇用FPGA實(shí)現(xiàn)。2碼組各取13個(gè)。定義模式1為正，模式2為負(fù)；模式1和模式2交替出現(xiàn)。 5B6B—1 5B6B—2 編碼電路的電路模塊劃分在實(shí)際設(shè)計(jì)中，應(yīng)結(jié)合實(shí)際和VHDL語(yǔ)言的描述特性，可把編碼電路劃分為以下模塊?？梢酝ㄟ^(guò)按鍵的值來(lái)控制輸出的序列值。（3）編碼模塊主要負(fù)責(zé)輸入的并行碼組的編碼。2的時(shí)候，那么就改變model_state的值，從而實(shí)現(xiàn)數(shù)字和177。 整體電路的仿真實(shí)現(xiàn) 整體電路的頂層圖圖5 整體電路的頂層圖 整體電路的仿真仿真結(jié)果如下圖所示：圖6 整體電路的仿真波形圖三、結(jié)束語(yǔ)本文介紹一種簡(jiǎn)單的5B6B編碼方法，并利用VHDL 語(yǔ)言實(shí)現(xiàn)了5B6B編碼譯碼的全數(shù)字設(shè)計(jì)，具有了編碼譯碼的最基本的功能，今后的改進(jìn)就是在此基礎(chǔ)上改進(jìn)同步信號(hào)的提取以及誤碼的監(jiān)測(cè)，讓這個(gè)設(shè)計(jì)更加完善。在實(shí)驗(yàn)中也遇到了一些小的問(wèn)題，最終和同伴、老師探討，疑問(wèn)得以解決，在此感謝熱心的同伴們和不厭其煩的老師對(duì)我們的幫助！參考文獻(xiàn)[1]李勇權(quán), 劉永強(qiáng), 何云狀, [J]. 微計(jì)算機(jī)信息 , 2007,(14)[2] 張少鋒, 楊章順, 戴琦, 齊恒, 冉立新. 光纖數(shù)字通信系統(tǒng)5B6B編譯碼的FPGA實(shí)現(xiàn)[J]. 光通信技術(shù) , 2004,(12)[3] 劉增基，周洋溢，胡遼林，周綺麗. 光纖通信 (第二版) [M]. 西安：西安電子科技大學(xué)出版社， [4] 劉紹漢，劉新民，林杜生. VHDL芯片設(shè)計(jì)[M]. 北京：清華大學(xué)出版社，2004.[5] 南利平，李光華，張晨燕，王亞飛. 通信原理簡(jiǎn)明教程:第二版 [M]. 北京：清華大學(xué)出版社，.[6] 楊祥林. 光纖通信系統(tǒng)[M]. 北京：國(guó)防工業(yè)出版社，.附錄：程序代碼五分頻器五分頻：序列發(fā)生器的輸入時(shí)鐘脈沖五分頻從而可以實(shí)現(xiàn)每輸入5BIT的串行信號(hào)就同步轉(zhuǎn)換輸出出五位的并行信號(hào)實(shí)現(xiàn)時(shí)鐘信號(hào)的同步。 entity t5 is port(clk5:in std_logic。 signal temp: std_logic。 then 表示檢測(cè)clock的上升沿 if q=4 then q=0。temp=39。 end process。編碼部分五串變五并程序： library ieee。
shift_in:in std_logic。
begin
p1:process(clk5)
begin
if clk539。 q(4 downto 1)。
end one。
USE 。 END 。 then