0523-eda實(shí)驗(yàn)報(bào)告(組合電路設(shè)計(jì))(編輯修改稿)
2025-06-11 01:19 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 16譯碼器的原理熟悉VHDL語(yǔ)言的編程邏輯的構(gòu)建。掌握VHDL語(yǔ)言的基本結(jié)構(gòu)及使用方法。二實(shí)驗(yàn)設(shè)計(jì)思路 使能端為E；當(dāng)E=。 當(dāng)輸入端口abcd為：0000時(shí)輸出q=11111111111111100001時(shí)輸出q=11111111111111010010時(shí)輸出q=11111111111110110011時(shí)輸出q=11111111111101110100時(shí)輸出q=11111111111011110101時(shí)輸出q=11111111110111110110時(shí)輸出q=11111111101111110111時(shí)輸出q=11111111011111111000時(shí)輸出q=11111110111111111001時(shí)輸出q=11111101111111111010時(shí)輸出q=11111011111111111011時(shí)輸出q=11110111111111111100時(shí)輸出q=11101111111111111101時(shí)輸出q=1101111111111111110時(shí)輸出q=1011111111111111111時(shí)輸出q=011111111111111高阻或無(wú)輸出時(shí)輸出q= xxxxxxxxxxxxxxxx三、流程圖 Y N …. …. 四、源程序：library ieee。USE 。USE 。ENTITY lsh ISPORT(a,b,c,d,E:IN STD_LOGIC。 q:OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。END lsh 。architecture behave of lsh issignal indata:std_logic_vector(3 downto 0)。beginindata=aamp。bamp。camp。d。process(indata,E)begin if(E=39。139。) thencase indata iswhen 0000=q=1111111111111110。when 0001=q=1111111111111101。when 0010=q=111111111
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