【文章內(nèi)容簡介】 了手工操作，產(chǎn)生了計(jì)算機(jī)輔助設(shè)計(jì)的概念。 (2)八十年代為 CAE 階段，與 CAD 相比，除了純粹的圖形繪制功能外，又增加了電路功能設(shè) 計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過電氣連接網(wǎng)絡(luò)作者：陸?。?06 級電子信息科學(xué)與技術(shù)專業(yè)） 10 表將兩者結(jié)合在一起，以實(shí)現(xiàn)工程設(shè)計(jì)，這就是計(jì)算機(jī)輔助 工程的概念。 CAE 的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動布局布線， PCB 后分 析。 (3)九十年代為ESDA 階段。盡管 CAD/CAE 技術(shù)取得了巨大的 成功，但并沒有把人從繁重的 設(shè)計(jì)工作中徹底解放出來。在整個設(shè)計(jì)過程中，自動化和智能化程度還不高，各種 EDA 軟件界面千 差萬別，學(xué)習(xí)使用困難，并且互不兼容，直接影響到設(shè)計(jì)環(huán)節(jié)間的銜接?；谝陨喜蛔悖藗冮_始 追求貫徹整個設(shè)計(jì)過程的自動化，這就是 ESDA 即電子系統(tǒng)設(shè)計(jì)自動化。 從目前的 EDA 技術(shù)來看，其發(fā)展趨勢是政府重視、使用普及、應(yīng)用文泛、工具多樣、軟件功能強(qiáng)大。 中國 EDA 市場已漸趨成熟，不過大部分設(shè)計(jì)工程師面向的是 PC 主板和小型 ASIC領(lǐng)域，僅有小部分（約 11%）的設(shè)計(jì)人員工發(fā)復(fù)雜的片上系統(tǒng)器件。 為了與臺灣和美國的設(shè)計(jì)工程師形成更有力的競爭，中國的設(shè)計(jì)隊(duì)伍有必要購入一些最新的 EDA 技術(shù)。 在信息通信領(lǐng)域，要優(yōu)先發(fā)展高速寬帶信息網(wǎng)、深亞微米集成電路、新型元器件、計(jì)算機(jī)及軟件技術(shù)、第三代移動通信技術(shù)、信息管理、信息安全技術(shù)，積極開拓以數(shù)字技術(shù)、網(wǎng)絡(luò)技術(shù)為基礎(chǔ)的新一代信息產(chǎn)品，發(fā)展新興產(chǎn)業(yè)，培育新的經(jīng)濟(jì)增長點(diǎn)。要大力推進(jìn)制造業(yè)信息化，積極開展計(jì)算機(jī)輔助設(shè)計(jì)（ CAD）、計(jì)算機(jī)輔助工程（ CAE）、計(jì)算機(jī)輔助工藝（ CAPP）、計(jì)算機(jī)機(jī)輔助制造（ CAM）、產(chǎn)品數(shù)據(jù)管理（ PDM）、制造資源計(jì)劃（ MRPII）及企業(yè)資源管理（ ERP）等。有條件的企業(yè)可開展 “ 網(wǎng)絡(luò)制造 ” ，便于合作設(shè)計(jì)、合作制造，參與國內(nèi)和國際競爭。開展 “ 數(shù)控化 ” 工程和 “ 數(shù)字化 ” 工程。自動化儀表的技術(shù)發(fā)展趨勢的測試技術(shù)、控制技術(shù)與計(jì)算機(jī)技術(shù)、通信技術(shù)進(jìn)一步融合，形成測量、控制、通信與計(jì)算機(jī)（ M3C）結(jié)構(gòu)。在 ASIC 和 PLD 設(shè)計(jì)方面，向超高速、高密度、低功耗、低電壓方向發(fā)展。 外設(shè)技術(shù)與 EDA 工程相結(jié)合的市場前景看好，如組合超大屏幕的相關(guān)連接，多屏幕技術(shù)也有所發(fā)展。 中國自 1995 年以來加速開發(fā)半導(dǎo)體產(chǎn)業(yè)，先后建立了幾所設(shè)計(jì)中心，推動系列設(shè)計(jì)活 動以應(yīng)對亞太地區(qū)其它 EDA 市場的競爭。 在 EDA 軟件開發(fā)方面，目前主要集中在美國。但各國也正在努力開發(fā)相應(yīng)的工具。日本、韓國都有 ASIC 設(shè)計(jì)工具，但不對外開放 。中國華大集成電路設(shè)計(jì)中心，也提供 IC設(shè)計(jì)軟件，但性能不是很強(qiáng)。相信在不久的將來會有更多更好的設(shè)計(jì)工具有各地開花并結(jié)果。據(jù)最新統(tǒng)計(jì)顯示，中國和印度正在成為電子設(shè)計(jì)自動化領(lǐng)域發(fā)展最快的兩個市場，年復(fù)合增長率分別達(dá)到了 50%和 30%。 計(jì)算機(jī)與信息工程學(xué)院畢業(yè)論文 11 EDA 技術(shù)發(fā)展迅猛，完全可以用日新月異來描述。 EDA 技術(shù)的應(yīng)用廣泛，現(xiàn)在已涉及到各行各業(yè)。 EDA 水平不斷提高 ，設(shè)計(jì)工具趨于完美的地步。 EDA 市場日趨成熟，但我國的研發(fā)水平沿很有限，需迎頭趕上。 EDA 的設(shè)計(jì)流程 （ Define Specification） 在 ASIC 設(shè)計(jì)之初，工程師們須根據(jù)產(chǎn)品的應(yīng)用場合，為 ASIC 設(shè)定一些諸如功能、操作速度、接口規(guī)格、環(huán)境溫度及消耗功率等規(guī)格，以做為將來電路設(shè)計(jì)時的依據(jù)。在這方面，目前已有廠商提供系統(tǒng)級仿真器（ system level simulator），為系統(tǒng)設(shè)計(jì)提供不錯的解決方案；透過此類仿真器，工程師們可以預(yù)估系統(tǒng)的執(zhí)行效能，并可以最佳化的考 量，決定軟件模塊及硬件模塊該如何劃分。除此之外，更可進(jìn)一步規(guī)劃哪些功能該整合于 ASIC內(nèi)，哪些功能可以設(shè)計(jì)在電路板上，以符合最大的經(jīng)濟(jì)效能比。 （ Design Description） 一旦規(guī)格制定完成，便依據(jù)功能（ function）或其它相關(guān)考量，將 ASIC 劃分為數(shù)個模塊（ module）；此階段是整個設(shè)計(jì)過程中最要的關(guān)鍵之一，它直接影響了 ASIC 內(nèi)部的架構(gòu)及各模塊間互動的訊號，更間接影響到后續(xù)電路合成的效能及未來產(chǎn)品的可靠性。 決定模塊之后，便分交由團(tuán)隊(duì)的各個工程師，以 VHDL 或 Verilog 等硬件描述語言進(jìn)行設(shè)計(jì)－亦即功能的行為描述（ behavioral description）；為能明確及有效率地描述模塊的內(nèi)部功能，各模塊之下可能再細(xì)分成數(shù)個子模塊（ submodule），直到能以可合成（ synthesizible）的語法描述為止。這種一層層分割模塊的設(shè)計(jì)技巧，便是一般所謂的階層式設(shè)計(jì)（ hierarchical design）；這與早期直接以繪制閘級電路進(jìn)行設(shè)計(jì)的時代，所使用的技巧是相類似的。此一步驟所完成的設(shè)計(jì)描述，是進(jìn)入高階合成電路設(shè)計(jì)流程的叩門磚；習(xí)慣上，稱之為硬件描述語言的設(shè)計(jì) 切入點(diǎn)（ HDL design entry）。 關(guān)于此一步驟，亦有相關(guān)的輔助工具相繼推出。 Design Book 便是其中的代表；它利用一般工程師熟悉的圖形接口－如狀態(tài)圖及流程圖，協(xié)助初接觸以硬件描述語言進(jìn)行設(shè)計(jì)的工程師，自動編寫出相對應(yīng)的硬件語言描述碼。效能如何筆者不敢斷言，但它能依使用者決定，整合慣用之其它 EDA 工具的特點(diǎn)，倒是滿吸引人的地方 。 （ Function Verification） 完成步驟 2 的設(shè)計(jì)描述，接下來便是利用 VHDL 或 Verilog 的電路仿真器，針對先前的設(shè)計(jì)描述，驗(yàn)證其功 能或時序（ timing）是否符合由步驟 1 所制定的規(guī)格。通常，稱這類驗(yàn)證為功能仿真（ function simulation），或行為仿真（ behavioral simulation），而作者：陸健（ 06 級電子信息科學(xué)與技術(shù)專業(yè)） 12 這類的 HDL 電路仿真器，則通稱為行為仿真器（ behavioral simulator）。 對于這一類功能驗(yàn)證的仿真而言，仿真器并不會考慮實(shí)際邏輯閘或聯(lián)機(jī)（ connenct wires）所造成的時間延遲（ time delay）、閘延遲（ gate delay）及傳遞延遲（ transport delay）。取而代之的是，使用單一延 遲（ unit delay）的數(shù)學(xué)模型，來粗略估測電路的邏輯行為；雖然如此無法獲得精確的結(jié)果，但其所提供的信息，已足夠作為工程師，針對電路功能的設(shè)計(jì)除錯之用。 為了能順利完成仿真，在此，您還需要準(zhǔn)備一分稱為 測試平臺 （ test bench）的 HDL 描述 ?。在這份測試平臺的描述檔中，必須盡可能地細(xì)描述所有可能影響您設(shè)計(jì)功能的輸入訊號組合，以便激發(fā)出錯誤的設(shè)計(jì)描述位于何處。幸運(yùn)的話，或許在幾次修改之后，就可得到您想要的結(jié)果，順利進(jìn)入下一個步驟。 （ Logic synthesis） 確定設(shè)計(jì)描述 之功能無誤之后，便可藉由合成器（ synthesizer）進(jìn)行電路合成。合成過程中，您必須選擇適當(dāng)?shù)倪壿嬮l組件庫（ logic cell library），作為合成邏輯電路時的參考依據(jù)。組件庫的取得，可能直接來自于您的 ASIC 供貨商（ ASIC vendor, 負(fù)責(zé)協(xié)助客戶設(shè)計(jì) ASIC 的廠商）、購自其它組件庫供貨商（ thirdparty ASIC library vendor），或是為了某種特殊原因，您亦可能考慮自行建立。 事實(shí)上，組件庫內(nèi)含的邏輯閘信息非常廣泛，大致上包括了以下各項(xiàng)。 cell schematic，用于電路合成，以便產(chǎn)生邏輯電路的網(wǎng)絡(luò)列表（ list）。 timing model，描述各邏輯閘精確的時序模型；組件工程師會萃取各邏輯閘內(nèi)的寄生電阻及電容進(jìn)行仿真，進(jìn)而建立各邏輯閘的實(shí)際延遲參數(shù)。其中包括閘延遲（ gate delay） 、輸出入的延遲（ input delay / output delay）及所謂的聯(lián)機(jī)延遲（ wire delay）等；這在進(jìn)入邏輯閘層次的電路仿真，以及在 Pamp。R 之后的仿真都會使用到它。 routing model，描述各邏輯閘在進(jìn)行繞線時的限制，作為 繞線工具的參考資料。 silicon physical layout，在制作 ASIC 的光罩（ mask）時會使用到它。 使用合成器有幾個需要注意的事項(xiàng)，其一就是最佳化（ optimize）的設(shè)定。根據(jù)步驟 1 所制定的規(guī)格，工程師可對合成器下達(dá)一連串限制條件（ constrain），根據(jù)這些條件，合成器便會自動合成滿足您規(guī)格要求的邏輯電路。最常見的三個限制條件（注 3）有：操作速度、邏輯閘數(shù)及功率消耗。事實(shí)上，這三項(xiàng)限制條件之間是呈現(xiàn)互相矛盾的關(guān)系；也就是說：一旦您所下的限制條件太過嚴(yán)苛，將使電路合成的速度變得非常 的慢，更甚者，有可能在花費(fèi)大把時間后，仍得不到您想要的結(jié)果。 計(jì)算機(jī)與信息工程學(xué)院畢業(yè)論文 13 design entry 硬件語言設(shè)計(jì)描述文件，其語法的編寫風(fēng)格（ HDL coding style） ，亦是決定合成器執(zhí)行效能的另一個因素。事實(shí)上，無論是對 VHDL 或是 Verilog 而言，合成器所支持的 HDL 語法均是有限的；過于抽象的語法只適用于編寫 cell library，或是做為系統(tǒng)規(guī)劃評估時的仿真模型所用，而不為合成器所接受。 此外，由于一般合成器的最佳化算法則，都只能達(dá)到區(qū)域性最佳化（ local optima）；因此，對于過分刁鉆的語法 描述，將影響合成器在最佳化過程的執(zhí)行時間。 （ GateLevel Netlist Verification） 由合成器產(chǎn)生的 list，會在這個階段進(jìn)行第二次的電路仿真；一般稱之為邏輯閘層次的電路功能驗(yàn)證，或稱為 Pamp。R 前的仿真，簡稱前段仿真（ presimulation）。在此階段，主要的工作是要確認(rèn)，經(jīng)由合成器所合成的電路，是否如同原始的設(shè)計(jì)描述般，符合您的功能需求；利用邏輯閘層次仿真器（ gatelevel simulator），配合在功能驗(yàn)證時已經(jīng)建立的 test bench，便可達(dá)到這個目的。 這里出現(xiàn)兩個新的名詞： VITAL（ VHDL Initiative Toward ASIC Library）、 library 及Verilog library；兩者均可視為先前所提及的 cell library 當(dāng)中的 timing model。在presimulation 中，一般只考慮閘延遲，而聯(lián)機(jī)延遲在此處是不予考慮的（通常在電路合成階段，是無法預(yù)測實(shí)際聯(lián)機(jī)的長度，因此也就無法推測聯(lián)機(jī)所造成的延遲）。 時序變異（ timing variation）是此處經(jīng)常出現(xiàn)的發(fā)生錯 誤，這當(dāng)中包括了，設(shè)定時間（ setup time）或保持時間（ holding time）的不符合，以及脈沖干擾（ glitch）現(xiàn)象的發(fā)