【文章內(nèi)容簡(jiǎn)介】 pherals” 一“Microcontroller Peripherals”一“PIO ParallelI/O)”加入。選擇位數(shù)，并自定義輸入輸出。點(diǎn)擊“Next，如圖 所示，需要設(shè)定輸入 I/O 的中斷屬性。與普通單片機(jī)的中斷概念相同，有邊沿觸發(fā)和電平觸發(fā)。點(diǎn)擊 Next 后 FINISH。5）加入外部 SRAM 組件。在組件選擇欄中選擇“MemorySDRAM 如圖 。NEXT 設(shè)置讀寫(xiě)時(shí)序如圖 所示。Finish”完成加入。更改組件名稱(chēng)為“sdram”。圖 圖 6）加入 Avalon 三態(tài)總線橋。NiosII CPU 與 SRAM, SDRAM,在組件選擇欄中選擇“Bridge”一“Avalon TriState Bridge，加入。Finish”完成加入。更改組件名稱(chēng)為“TriState Bridge“。Flash、自定制組件相接都需要 Avalon 三態(tài)總線橋。7）加入外部 Flash 。在組件選擇欄中選擇 “Flash Memory (Common FlashInterface)如圖 所示。加入 Flash ROM 組件。在彈出的參數(shù)設(shè)置窗中， “Attributes欄中首先選擇地址線寬度Address+width 為 23，和數(shù)據(jù)線寬度 Data width 為 8。此后 Presets 欄自動(dòng)選擇“Custom。在“Timing欄，設(shè)置 niosII 對(duì) Flash 的讀寫(xiě)時(shí)序。此后選擇默認(rèn)設(shè)置。點(diǎn)擊 “Finish”完成加入。更改組件名稱(chēng)為“ext flash。8）加入系統(tǒng) ID 組件。在組件選擇欄中 “peripherals” 一“Debuge and performance”“System ID Peripheral，加入此組件,此組件名不可改。9）加入 EPCS Serial Flash Controller 組件。EPCS Serial Flash Controller 可用于 NiosII 處理器對(duì)EPCS Flash 存儲(chǔ)器的讀寫(xiě)訪問(wèn)，可以通過(guò)此控制刪除 SOF 文件和 POF〕運(yùn)行的軟件一并存于EPCS 器件中，以便大大簡(jiǎn)化硬件系統(tǒng)組成結(jié)構(gòu)。在組件選擇欄中選擇“Memory”一“EPCS Serial Flash Controller，點(diǎn)擊“Finish”完成加入此組件。10）NiosII 系統(tǒng)生成前設(shè)置與系統(tǒng)生成。 1）地址自動(dòng)分配設(shè)置。為了保證所有組件的地址安排是合法的，如圖 所示，選擇菜單 System 中的 AutoAssign Base Addresses 項(xiàng)，對(duì)各組件地址進(jìn)行自動(dòng)分配，AutoAssign Irqs 項(xiàng)，對(duì)各組件中斷優(yōu)先級(jí)進(jìn)行自動(dòng)分配，也可以根據(jù)需要手動(dòng)修改。 2）復(fù)位地址和程序運(yùn)行區(qū)域置。雙擊 CPU 點(diǎn)擊，進(jìn)入如圖 的 NiosII 處理器配置窗。選擇 ext flash 作為復(fù)位程序區(qū)域:ResetAddress。選擇 ext sram 作為外部存儲(chǔ)單元中的軟件運(yùn)行的存圖 儲(chǔ)地址區(qū)域:Exception Address。 設(shè)置完成后如果有錯(cuò)誤可注意到下方的信息欄中已沒(méi)有早先指出的大量錯(cuò)誤提示。 圖 系統(tǒng)文件生成。將最終生成 NiosII 系統(tǒng)的 VHDL 文件，以及對(duì)應(yīng)的硬件仿真文件。點(diǎn)擊Generate 生成過(guò)程如圖 所示。 注意如圖所示信息欄中出現(xiàn)... SUCCESS: SYSTEM GENERATION COMPLETED，則可點(diǎn)擊 Exit 按鈕，退出系統(tǒng)生成窗。 圖 NiosII 硬件系統(tǒng)生成。 1）加入原理圖模塊。回到原理圖模型窗口，在此原理圖編輯窗的空白處雙擊，將彈出元件“Symbol”窗口，點(diǎn)擊左側(cè)的元件庫(kù)欄中的 Project 項(xiàng)，選擇剛才生成好的 “Nios2”模塊，再點(diǎn)擊下方的 OK，即可將此元件雕入原理圖編輯窗中。將調(diào)入的模塊于圖中的引腳連好，并仔細(xì)核對(duì)每一引腳都對(duì)接正確，包括外部存儲(chǔ)器的地址線、數(shù)據(jù)線、讀寫(xiě)控制線、片選線、各類(lèi) I/O 口線、復(fù)位線。 2）編譯并下載。以上的所有準(zhǔn)備工作完成后，就可以進(jìn)行全程編譯了，即進(jìn)行分析、 、適配和輸出文件裝配，并對(duì)結(jié)果進(jìn)行時(shí)序分析，給出編譯報(bào)告。下載。 現(xiàn)在可以開(kāi)始下載配置文件，以便在 FPGA 中建立 NiosII 硬件環(huán)境。打開(kāi) QuartusII，再打開(kāi)實(shí)驗(yàn)一的工程，選擇菜單 Tools?Programmer，彈出圖 所示窗口，首先選擇接口模式，對(duì)于 Mode 欄確認(rèn)選擇 JTAG 模式。如果是首次安裝并使用該軟件，要作下載接口模式選擇 :點(diǎn)擊圖 212 左側(cè)的 Hardare Setup 按紐，將彈出圖 所示窗口。如果實(shí)驗(yàn)系統(tǒng)的連接是正確的，在圖中的窗中的 Hardare 欄應(yīng)該看到測(cè)試到的 “ByteBlasterII”接口名，雙擊該名再退出該窗，就能在圖 212 窗的 Hardare Setup 按紐右側(cè)看到 ByteBlaster II [PT1]字樣。最后加入配置文件。*.Sof。點(diǎn)擊 Start 按鈕，下載該文件。 圖 進(jìn)入集成開(kāi)發(fā)環(huán)境 Nios II IDE 集成開(kāi)發(fā)環(huán)境。1）啟動(dòng)軟件并建立 c/c++新工程如圖 所示。作此選擇后將彈出如圖所示的窗口，其中有一個(gè)軟件過(guò)程路徑選擇窗 workspace，在此選擇如圖所示的路徑，是本示例中已預(yù)先建立的一個(gè)空文件夾。如果此前已經(jīng)有了自己的軟件實(shí)例工程庫(kù)文件夾，現(xiàn)在還想使用，則必須瀏覽到對(duì)于路徑文件夾。點(diǎn)擊 OK 后將出現(xiàn)圖 所示的窗口( 以后進(jìn)入同一工程庫(kù)將不會(huì)出現(xiàn)該窗)。再點(diǎn)擊此窗右上角的 workbench 按鈕，即進(jìn)入 Nios II IDE 開(kāi)發(fā)環(huán)境。2）建立 C 軟件開(kāi)發(fā)工程。進(jìn)入的 Nios II IDE 環(huán)境窗口的左欄是各工程的工程名和相關(guān)的應(yīng)用文件名，中問(wèn)是選中的某一文件的內(nèi)容，及其編輯環(huán)境。 右欄是對(duì)應(yīng)文件中關(guān)鍵項(xiàng)目名稱(chēng)。為了新建一個(gè)開(kāi)發(fā)軟件的圖 圖 圖 工程項(xiàng)目，選擇菜單 File 的 NewProject.(圖 )，在彈出的如圖 所示的窗口中選擇已生成 cpu 的路徑。在本例中以 為例。然后選擇 Hello led 為例，點(diǎn)擊 next?finish 完成工程建立如圖 所示。圖 3)編澤運(yùn)行 C 程序。在左邊的“C/C++ Projects頁(yè)一欄中，右鍵點(diǎn)擊需要運(yùn)行的工程名:Hello led ，右鍵點(diǎn)擊該工程名，將出現(xiàn)圖 217 所示下拉選擇框 。選擇 Run As 后出現(xiàn)另一下拉欄，此欄有 3 個(gè)選擇項(xiàng):第一個(gè)選項(xiàng)功能是編譯并向 FPGA 中的 NiosIl CPU 下載和全速運(yùn)行該工程中 C 程序。第二個(gè)選項(xiàng)功能是編譯并在虛擬的 NiosII 中運(yùn)行程序 。第三個(gè)選項(xiàng)功能是使用第 3 方工具運(yùn)行。在此選擇第一項(xiàng)功能:Run As Nios H Hardware.。圖 程序通過(guò) JTAG 成功運(yùn)行第三章 VHDL 基本程序設(shè)計(jì)實(shí)驗(yàn) 實(shí)驗(yàn)一 組合邏輯半加器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?通過(guò)一個(gè)簡(jiǎn)單的一位半加器的設(shè)計(jì)，讓學(xué)生掌握組合邏輯電路的設(shè)計(jì)方法。 掌握組合邏輯電路的靜態(tài)測(cè)試方法。 初步了解可編程邏輯器件設(shè)計(jì)的全過(guò)程。 熟識(shí) quartus II 軟件基本功能的使用。二、實(shí)驗(yàn)原理半加器實(shí)現(xiàn)兩位不帶進(jìn)位加法輸出和及進(jìn)位。一位半加器有兩個(gè)輸入 a、b。兩個(gè)輸出 s，Co。半加器三、實(shí)驗(yàn)步驟：創(chuàng)建工程 運(yùn)行 Quartus II 軟件，如下圖 ： 圖 Quartus II 軟件運(yùn)行界面 建立工程，F(xiàn)ile New Project Wizad，既彈出“工程設(shè)置 ”對(duì)話框，如圖 ：圖 設(shè)置工程路徑和工程名單擊此對(duì)話框最上一欄右側(cè)的“...”按鈕選擇工作目錄，在 D 盤(pán)中建一個(gè)工程文件夾，取名為test。單擊“打開(kāi) ”按鈕，在第二行和第三行中寫(xiě)工程名為“half_adder”。按 Next 按鈕，出現(xiàn)添加工程文件的對(duì)話框，如圖 ：加數(shù) a加數(shù) b和 s進(jìn)位 Co圖 添加已編輯的文件這里無(wú)有文件，我們跳過(guò)此步，直接按 next 進(jìn)行下一步，如圖 所示選擇 FPGA/CPLD 器件的型號(hào)，本試驗(yàn)箱選用 Altera 公司的 Cyclone II 系列 FPGA 芯片 EP2C20Q240C8。 圖 選擇芯片器件型號(hào)在 Family 下拉框中，我們選擇 Cyclone II 系列 FPGA，選擇此系列的具體芯片EP2C20Q240C8。執(zhí)行 next 出現(xiàn)選擇其它 EDA 工具對(duì)話框，我們用 Quartus II 的集成環(huán)境進(jìn)行開(kāi)發(fā)，因此這里不作任何改動(dòng)，連續(xù)按 next 進(jìn)入工程的信息總概對(duì)話框圖 ：圖 工程及芯片信息總概點(diǎn)擊 Finish 按鈕即建立一個(gè)項(xiàng)目。建立頂層原理圖。（1）執(zhí)行 File New，彈出新建文件對(duì)話框，如下圖 ：圖 建立頂層原理圖文件 選擇“Block Diagram Schematic File”按 OK 即建立一個(gè)空的頂層圖，缺省名為“”，我們把它另存為（File Save as）,接受默認(rèn)的文件名，并將“Create new project based on this file”選項(xiàng)選上，以使該文件添加到工程中去(如圖 所示) 。（2）添加邏輯組件（Symbol）在原理圖左邊選擇 Symbol Tools 或在圖的空白處雙擊，彈出添加組件的對(duì)話框，如圖 所示。在 libraries 里尋找所需要的邏輯組件，如果知道邏輯組件的名稱(chēng)的話，也可以直接在Name 一欄敲入名字，右邊的預(yù)覽圖即可顯示組件的外觀，按 OK 后鼠標(biāo)旁邊即拖著一個(gè)組件符號(hào)，在圖紙上點(diǎn)擊左鍵，組件即安放在圖紙上。在圖中上分別放置異或門(mén)（xor） ，與門(mén)(and2)，輸入（input） ，輸出（output） 。圖 3. 保存原理圖文件圖 添加 Symbol 符號(hào)（3）連線。將鼠標(biāo)移到 symbol 連線端口上，鼠標(biāo)變成圖示形狀，按下左鍵拖動(dòng)鼠標(biāo)到另一個(gè)symbol 的連線端。雙擊輸入輸出符號(hào)名字“pin_name”，將它們修改為 a，b，s，co。如圖 所示： 圖 連線并重命名管腳（4）設(shè)置。在建立工程時(shí)我們選定的芯片型號(hào)，也可以在這一步設(shè)定，在菜單 AssignmentsDevice，如果參數(shù)已設(shè)置好，這里一般可以不做任何修改。（5）編譯。按主工具欄上的全編譯按鈕如圖 ，即開(kāi)始編譯，Message 窗口會(huì)顯示一些編譯信息，最后編譯成功彈出提示，如圖 所示。其中的 warings 可以忽略。圖 主工具欄常用按鈕圖 全編譯成功 仿真對(duì)工程編譯通過(guò)后，應(yīng)該對(duì)其功能和時(shí)序性質(zhì)進(jìn)行仿真測(cè)試，以了解設(shè)計(jì)結(jié)果是否滿(mǎn)足原設(shè)計(jì)要求。具體步驟如下：（1）功能仿真新建波形編輯器。選擇菜單 File 中的 New 項(xiàng)，在 New 窗口中選擇 Vector Waveform File 項(xiàng)，如圖 所示：圖 建立波形仿真文件單擊 OK 按鈕，即出現(xiàn)空白的波形編輯器。設(shè)置仿真時(shí)間區(qū)域。對(duì)于時(shí)序仿真來(lái)說(shuō)，將仿真時(shí)間軸設(shè)置在一個(gè)合理的時(shí)間區(qū)域上十分重要。通常設(shè)置的時(shí)間范圍在數(shù)十微秒間。在 Edit 菜單中選擇 End Time 項(xiàng)，在彈出的窗口中的 Time 欄處輸入 50，單位選擇“us”，整個(gè)仿真域的時(shí)間即設(shè)定為 50us，單擊 OK 按鈕，結(jié)束設(shè)置。（2）波形文件存盤(pán)。選擇 File 中的 Save As 項(xiàng)，將以默認(rèn)名的波形文件存入文件夾中。（3）將工程的端口信號(hào)節(jié)點(diǎn)加入到波形編輯器中。首先選擇 Edit 菜單中的 Insert 項(xiàng)的Insert Node or bus..選項(xiàng)（或在所建立波形文件左邊空白處雙擊鼠標(biāo)左鍵再選 Nodes Found） 。在Filter 框中選擇 Pins : all，然后單擊 List 按鈕。于是在下方的 Nodes Found 窗口中出現(xiàn)設(shè)計(jì)中的工程的所有端口引腳名。用鼠標(biāo)將重要的端口節(jié)點(diǎn) a，b，s，co 分別加到右邊波形編輯窗口，結(jié)束后關(guān)閉 Nodes Found 窗口。如圖 所示：圖 為波形文件添加管腳圖 端口信號(hào)節(jié)點(diǎn)加到波形編輯器（4）編輯輸入波形（輸入激勵(lì)信號(hào)） 。為輸入信號(hào) a、b 添加激勵(lì)信號(hào)，如圖 所示。圖 添加輸入激勵(lì)信號(hào)半編譯成功后進(jìn)行功能仿真功能仿真選擇 processing simulator tool，出現(xiàn)以下對(duì)話框圖 ：圖 功能仿真在 simulation mode 選項(xiàng)里，選擇 functional，點(diǎn)擊 generate functional simulation ist。然后點(diǎn)擊 start，進(jìn)行功能仿真，成功后點(diǎn)擊 Report 查看結(jié)果如圖 所示：圖 半加器仿真結(jié)果 分配管腳 圖 分配管腳 選擇 Assignments ?Pins Planner 打開(kāi)如圖 所示，并按圖中情況分配管腳，按照上圖所示分配管腳，并保存。如下圖 所示VCCa INPUTVCCb INPUTsOUTPUTCoOUTPUTXORinstAND2inst1PIN_69PIN_70PIN_100PIN_99圖 管腳分配完成編程下載 管腳分配完畢后，啟動(dòng)全編譯，生成 文件，然后下載到 CPLD。首先點(diǎn)擊 ”下載” 按鈕，檢測(cè)安裝下載電纜(單擊 Hardware Setup)彈出對(duì)話框如圖所示，選擇 Byteblaster II 下載電纜，關(guān)閉該對(duì)話框， （如果已安裝就無(wú)需再檢測(cè)下載電纜）載