【文章內(nèi)容簡介】 中內(nèi)配有電源的上電復位控制電路，還提供了低電平有效的外部復位輸入引腳。 在CH340芯片中的正常工作狀態(tài)之下，全局時鐘有外部向XI引腳提供，且為12MHZ。通常的情況下， CH340中內(nèi)配的反相器通常會經(jīng)過晶體穩(wěn)頻振蕩而產(chǎn)生時鐘形式的信號。外圍電路只需要在XI和XO引腳之間連接一個12MHz 的晶體振蕩器，并分別為XI和XO引腳對參考地接入振蕩電容，如圖3中的X1器件所示。 CH340B 芯片已經(jīng)內(nèi)置時鐘發(fā)生器，無需外部晶體管及振蕩電容。CH340B 芯片提供了配置數(shù)據(jù)區(qū)域，可以通過專用的計算機工具軟件為每個芯片設(shè)置產(chǎn)品 序列號等信息。CH340 的芯片只能用 的直流電源電壓。應(yīng)用5V的正常運行電壓時，該芯片的 VCC引腳傳出外面部分的 5V 電源電壓，而 V3 引腳需接電源的退耦電容，對于CH340T/R/G而言需要接入電源退耦電容，對于CH340B 。，CH340 芯片的 V3 引腳直接接入VCC引腳，同時由外部的 電源提供，這里需要要求的是約束該芯片連接的電路供電電壓，[15]。 CH340 芯片在默認狀態(tài)下支持主動的USB設(shè)備掛起，進入休眠狀態(tài)可以節(jié)約功耗，休眠狀態(tài)的關(guān)斷是由NOS引腳進行控制的，當?shù)碗娖綍r，將不允許USB設(shè)備掛起，此時進入工作狀態(tài)。 CH340的數(shù)據(jù)傳輸是由TXD 引腳和 RXD 引腳兩個發(fā)送和接收引腳進行數(shù)據(jù)傳輸?shù)?。當?shù)據(jù)總線處于空閑狀態(tài)下時，RXD 應(yīng)該為高電平。 CH340的能升級原串口外圍設(shè)備，通過 USB 總線為上位機增加額外串口。通過外加電平匹配芯片，可以進一步提供USB轉(zhuǎn)換RS23RS48RS422 等。圖3 CH340芯片電路 電源模塊設(shè)計整個設(shè)計的供電由PC機通過USB總線的供電口提供+5V電源，經(jīng)過功耗計算，使用USB口進行供電即可滿足整個設(shè)計的所有芯片供電功耗要求。設(shè)計中的CPLD（EPM1270T144I5N），并且DAC8580需要5V電源，因此需要相應(yīng)的電源模塊，在設(shè)計中所用的電源模塊如圖4所示。 在設(shè)計中5V電源模塊需要注意布局布線，需要隔電源便可產(chǎn)生5V。如圖5所示。圖4 在設(shè)計中5V電源模塊需要注意布局布線，需要隔電源便可產(chǎn)生5V。如圖5所示。圖5 DAC8580供電的5V電源模塊 CPLD模塊設(shè)計在設(shè)計中的核心器件為Altera的MAX Ⅱ系列的CPLD（EPM1270T144I5N），CPLD的配置包括全局時鐘、JTAG、電源和普通I/O，具體配置如圖6所示。圖6 CPLD配置原理圖全局時鐘采用外部50MHz的晶振模塊。JTAG設(shè)計中注意將TCK、TDO和TDI接上拉，將TCK接下拉，JTAG口引腳順序需要按照FPGA程序配置的JTAG定義為準。整個CPLD芯片所有的供電引腳需要退耦電容，去除噪聲和干擾，保證系統(tǒng)供電的穩(wěn)定性，以使整個系統(tǒng)穩(wěn)定正常工作[16]。 DAC8580轉(zhuǎn)換模塊設(shè)計基于CPLD（EPM1270T144I5N）的DA轉(zhuǎn)換，DAC8580是16位串行輸入的DA轉(zhuǎn)換器[17]。該DAC8580芯片的內(nèi)部條理編輯電路如圖7所示。 DAC8580與CPLD進行通信需要對DAC8580的3條信號線進行控制與數(shù)據(jù)傳輸，分別是：SLCK（位時鐘信號）、FSYNC（字節(jié)時鐘信號）、SDIN（串行數(shù)據(jù)輸入）。圖7 DAC8580的內(nèi)部條理編輯電路在SCLK的上升沿的時候，暫時鎖存到暫時存儲器。DAC8580內(nèi)部還有數(shù)字濾波器，通過對暫時存儲器的控制來確定與數(shù)字濾波器連接到了一起沒有，或者在不連接數(shù)字濾波器的情況下，與鎖存器相連。當SCLK出現(xiàn)第二個上升沿的時候，并且數(shù)字濾波器被關(guān)閉的情況下，數(shù)據(jù)直接被轉(zhuǎn)移到DAC鎖存器，或是此時數(shù)字濾波器被開啟的情況下，數(shù)據(jù)直接被輸送到數(shù)字濾波器。SCLK信號作為DAC8580的全局時鐘源，整個芯片的工作需要以SCLK信號為時序基準。DAC8580內(nèi)部還存在復位等功能，其擁有SROSRBPB、RSTB四個管腳，能通過對這些管腳的控制達到所需復位的要求，對該芯片內(nèi)置的濾波器的配置由CPLD來完成。多頻率的DA轉(zhuǎn)換的實現(xiàn)是由CPLD進行邏輯控制的，可以通過在CPLD中集成一個CASE結(jié)構(gòu)來實現(xiàn)串行數(shù)據(jù)輸入頻率與經(jīng)過DAC內(nèi)部數(shù)字濾波器插值后的數(shù)據(jù)頻率關(guān)系的處理[18]。模擬信號信號發(fā)生器的輸出是由DAC8580芯片的Vout引腳輸出，并通過插針引出，產(chǎn)生變化模擬信號。DAC8580的配置電路原理圖如圖8所示圖8 DAC8580的配置電路原理圖5 CPLD邏輯設(shè)計 頂層串口設(shè)計CPLD（EPM1270T144I5N）的控制由EDA進行設(shè)計，本文應(yīng)用Quartus Ⅱ為開發(fā)平臺，采用VerilogHDL語言和原理圖進行設(shè)計[19]。top層采用原理圖設(shè)計見 圖紙1USB與CPLD通信采用串口通信，串口通信硬件設(shè)計簡單，穩(wěn)定性好，需要Verilog邏輯設(shè)計，頂層串口設(shè)計[20]。具體實現(xiàn)邏輯代碼和詳細頂層串口設(shè)計見 附錄A CPLD的DAC8580控制及信號產(chǎn)生邏輯設(shè)計DAC8580芯片主控制信號邏輯設(shè)計見 附錄B 程序流程圖在設(shè)計中，邏輯設(shè)計的主體程序的流程配置圖如下：圖9 程序流程圖6 仿真 串口數(shù)據(jù)仿真為了驗證串口程序的運行可行性與穩(wěn)定性，串口數(shù)據(jù)仿真結(jié)果如圖10所示，通過波形仿真可以驗證整個串口邏輯設(shè)計的正確性與穩(wěn)定性，達到了串口數(shù)據(jù)傳輸?shù)幕疽?。圖10 串口數(shù)據(jù)仿真波形 DAC8580數(shù)據(jù)傳輸及控制信號仿真DAC8580的控制及模擬信號產(chǎn)生需要CPLD的控制，根據(jù)總體設(shè)計框圖可知，CPLD主要是通過與DAC8580的3條信號線進行通信，這3跟信號線分別是：FSYNC（字節(jié)時鐘信號）、SLCK（位時鐘信號）、SDIN（串行數(shù)據(jù)輸入）。DAC8580數(shù)據(jù)傳輸及控制信號仿真圖如圖11所示。輸入數(shù)據(jù)在SCLK的上升沿被鎖存在輸入移位寄存器中（最高有效位最先輸入），F(xiàn)SYNC的下降沿將最后一次接收到的一個16位的輸入數(shù)據(jù)（被認證為有效的數(shù)據(jù)）從移位寄存器鎖存到暫時存儲器。暫時存儲器可以通過管腳控制來選擇連接到數(shù)字濾波器或者連接到DAC鎖存器。在FSYNC的下降沿后的第二個SCLK的上升沿，數(shù)據(jù)被轉(zhuǎn)移到DAC鎖存器（數(shù)字濾波器關(guān)閉），或是轉(zhuǎn)移到數(shù)字濾波器（數(shù)字濾波器開啟）。數(shù)字濾波器的工作也需要一個持續(xù)的SCLK信號。通過波形仿真可以看出整個DAC控制及信號輸出的邏輯設(shè)計的正確且穩(wěn)定，達到了模擬信號發(fā)生器設(shè)計的基本要求。圖11 DAC8580數(shù)據(jù)傳輸及控制信號仿真結(jié)束語經(jīng)過這段時間的設(shè)計和修改，終于成功把設(shè)計完成。在最初的時候，查閱了許多關(guān)于設(shè)計的資料。然后將所有的資料進行整理和記錄，在其中就找到了很多個軟件和電路應(yīng)用的芯片，對其進行對比分析，得到了最終的確定方案。在此方案中，利用CPLD做為主控芯片，充分利用USB的上位機數(shù)據(jù)傳輸?shù)哪芰?。還利用到DAC8580DA轉(zhuǎn)換能力等。將各種模塊所實現(xiàn)的功能結(jié)合在一起，實現(xiàn)了用PC機產(chǎn)生的數(shù)字波形到模擬信號的轉(zhuǎn)換。最后，通過Quartus II軟件的仿真，得出了我所要達到的效果信息。基于PC機模擬信號發(fā)生器在原先的模擬信號發(fā)生器的層次上，實現(xiàn)數(shù)字控制的信號發(fā)生器, 利用PC機和數(shù)模轉(zhuǎn)換技術(shù)實現(xiàn)了模擬信號發(fā)生器的基本功能。 參考文獻[1]［Ｄ］.遼寧：西北工業(yè)大 學，2005 Zhang and implementation of the scan signal generator based on DDS[D].Liao Ning：Northwestern Polytechnical University ，2005[2]［Ｄ］.四川：電子科技大學，2004窗體頂端 Chen virtual instrument digital test platform[D]. Sichuan：University of Electronic Science and Technology，2004[3]［J］.計算機與數(shù)字工程，2013，35（12）：150~153 Liu of EDA Technology[J].Computer and digital ，（12）：150~153[4]［J］.，22（5）：40~41 窗體頂端 Wu Bo. 89C52 microcontroller system39。s USB port[J] Chinese scientific and technological information，2012，22（5）：40~41(in Chinese)[5][M].北京：科技情報開發(fā)與經(jīng)濟，2006：30~32 Yang EDA technology and its development[M].Scientific andtechnological information development and economy，2006：30~32[4]陳明霞,. 第35卷1期[EB/OL]窗體頂端 Chen Mingxia, the original land. History and Future Directions of programmable logic Electronic Technology . 1[EB/OL][6]潘銳捷。陳彪。 [R].A