fpga門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)(編輯修改稿)
2025-05-28 18:17 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 理 圖 . . .綜 合 前 仿 真分 析 與 綜 合綜 合 后 仿 真 （ 功 能 仿 真 ）時(shí) 序 約 束 ， 引 腳 約 束布 局 布 線時(shí) 序 仿 真編 程 文 件 生 成 與 下 載板 級(jí) 調(diào) 試電 路 描 述V e r i l o g ,V H D L ,原 理 圖 ...F P G A 編 程 下 載 文 件綜 合 成 邏 輯 單 元 塊對(duì) F P G A 中 邏 輯 單 元 塊 布局對(duì) 邏 輯 單 元 塊 的 連 接 布 線靜 態(tài) 時(shí) 序 分 析對(duì)設(shè)計(jì)者 對(duì)設(shè)計(jì)工具 25 FPGA設(shè)計(jì)流程 EDA工具的詳細(xì)綜合流程 基 本 門 網(wǎng) 表邏 輯 單 元 塊 網(wǎng) 表與 工 藝 無(wú) 關(guān) 的 邏 輯 優(yōu) 化工 藝 映 射 成 查 找 表 ( L U T ) 網(wǎng) 標(biāo)把 查 找 表 打 包 成 邏 輯 單 元 塊≥ 1amp。≥ 1amp。查 找 表查 找 表查 找 表查 找 表26 主題 FPGA優(yōu)勢(shì) FPGA結(jié)構(gòu) SRAM與 FlipFlop門級(jí)結(jié)構(gòu) FPGA設(shè)計(jì)流程 FPGA時(shí)序路徑 FPGA時(shí)序基礎(chǔ) SRAM結(jié)構(gòu) FlipFlop結(jié)構(gòu) 從引腳到引腳 從輸入到寄存器 從寄存器到輸出 從寄存器到寄存器 輸入延時(shí)約束 輸出延時(shí)約束 寄存器延時(shí)約束 時(shí)序路徑27 主題 FPGA優(yōu)勢(shì) FPGA結(jié)構(gòu) SRAM與 FlipFlop門級(jí)結(jié)構(gòu) FPGA設(shè)計(jì)流程 FPGA時(shí)序路徑 FPGA時(shí)序基礎(chǔ) SRAM結(jié)構(gòu) FlipFlop結(jié)構(gòu) 從引腳到引腳 從輸入到寄存器 從寄存器到輸出 從寄存器到寄存器 輸入延時(shí)約束 輸出延時(shí)約束 寄存器延時(shí)約束 從引腳到引腳 28 幾個(gè)時(shí)序約束的基本概念 ：指時(shí)鐘的周期和最高工作頻率。 ：時(shí)鐘到達(dá)前，數(shù)據(jù)和使能信號(hào)已經(jīng)準(zhǔn)備好的最小時(shí)間間隔。 ：指能保證有效時(shí)鐘沿正確采樣的數(shù)據(jù)和使能信號(hào)在時(shí)鐘沿之后的最小穩(wěn)定時(shí)間。 ：指時(shí)鐘有效沿到數(shù)據(jù)有效輸出的最大時(shí)間間隔。 ：指信號(hào)從輸入管腳進(jìn)來(lái)，穿過(guò)組合邏輯，到達(dá)輸出管腳的延時(shí)。 CPLD這一時(shí)間固定。 ：指一個(gè)同源時(shí)鐘到達(dá)兩個(gè)不同的寄存器時(shí)鐘端的時(shí)間差別。 。正的 Slack表示滿足時(shí)序，負(fù)的 Slack表示不滿足時(shí)序。 29 從引腳到引腳 輸入到輸出路徑示意圖 D Q30 主題 FPGA優(yōu)勢(shì) FPGA結(jié)構(gòu) SRAM與 FlipFlop門級(jí)結(jié)構(gòu) FPGA設(shè)計(jì)流程 FPGA時(shí)序路徑 FPGA時(shí)序基礎(chǔ) SRAM結(jié)構(gòu) FlipFlop結(jié)構(gòu) 從引腳到引腳 從輸入到寄存器 從寄存器到輸出 從寄存器到寄存器 輸入延時(shí)約束 輸出延時(shí)約束 寄存器延時(shí)約束 從輸入到寄存器 31 從輸入到寄存器 輸入到寄存器路徑示意圖 D Q32 主題 FPGA優(yōu)勢(shì) FPGA結(jié)構(gòu) SRAM與 FlipFlop門級(jí)結(jié)構(gòu) FPGA設(shè)計(jì)流程 FPGA時(shí)序路徑 FPGA時(shí)序基礎(chǔ) SRAM結(jié)構(gòu) FlipFlop結(jié)構(gòu) 從引腳到引腳 從輸入到寄存器 從寄存器到輸出 從寄存器到寄存器 輸入延時(shí)約束 輸出延時(shí)約束 寄存器延時(shí)約束 從寄存器到輸出 33 從寄存器到輸出 輸入到輸出路徑示意圖 D Q34 主題 FPGA優(yōu)勢(shì) FPGA結(jié)構(gòu) SRAM與 FlipFlop門級(jí)結(jié)構(gòu) FPGA設(shè)計(jì)流程 FPGA時(shí)序路徑 FPGA時(shí)序基礎(chǔ) SRA
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