硬件工程師筆試試題四份(編輯修改稿)
2024-11-28 20:57 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 怎樣判斷？如何消除？（漢王筆試） 在組合邏輯中，由于門(mén)的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí)，導(dǎo)致到達(dá)該門(mén)的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。 你知道那些常用邏輯電平？ TTL 與 COMS電平可以直接互連嗎？（漢王筆試） 常用邏輯電平： 12V， 5V， ； TTL 和 CMOS 不可以直接互連，由于 TTL是在 之間，而 CMOS則是有在 12V的有在 5V 的。 CMOS 輸出接到 TTL 是可以直接互連。 TTL 接到CMOS 需要在輸出端口加一上拉電阻接到 5V或者 12V。 1如何解決亞穩(wěn)態(tài)。（飛利浦－大唐筆試） 亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞 穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平 上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者 可能處于振蕩狀態(tài)，并且這種無(wú) 用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。 1 IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別。（南山之橋） 1 MOORE 與 MEELEY 狀態(tài)機(jī)的特征。（南山之橋） 1多時(shí)域設(shè)計(jì)中 ,如何處理信號(hào)跨時(shí)域。（南山之橋） 1給了 reg的 setup,hold 時(shí)間，求中間組合邏輯的 delay范圍。（飛利浦－大唐筆試） Delay period setup – hold 1時(shí)鐘周期為 T,觸發(fā)器 D1 的建立時(shí)間最大為 T1max，最小為 T1min。組合 邏輯電路最大延 遲為 T2max,最小為 T2min。問(wèn)，觸發(fā)器 D2 的建立時(shí)間 T3和保持時(shí)間應(yīng)滿足什么條件。（華 為） 1給出某個(gè)一般時(shí)序電路的圖，有 Tsetup,Tdelay,Tckq,還有 clock 的 delay,寫(xiě)出決 定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。（威盛 VIA 上海筆試試題） 1說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。（威盛 VIA 上海筆試試題） 1一個(gè)四級(jí)的 Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào)如何改善timing。（威盛 VIA 上海筆試試題） 給出一個(gè)門(mén)級(jí)的圖，又給了各個(gè)門(mén)的傳輸延時(shí)，問(wèn)關(guān)鍵路徑是什么，還問(wèn)給出輸入， 使得輸出依賴于關(guān)鍵路徑。（未知） 2邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu) 點(diǎn)），全加器等等。（未知） 2卡諾圖寫(xiě)出邏輯表達(dá)使。（威盛 VIA 上海筆試試題） 2化簡(jiǎn) F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛） 2 please show the CMOS inverter schmatic,layout and its cross sectionwith P well its transfer curve (VoutVin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威 盛筆試題 circuit ） 2 To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 2為什么一個(gè)標(biāo)準(zhǔn)的倒相器中 P 管的寬長(zhǎng)比要比 N 管的寬長(zhǎng)比大？（仕蘭微電子） 2用 mos管搭出一個(gè)二輸入與非門(mén)。（揚(yáng)智電子筆試） 2 please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（威盛筆試題 circuit ） 2畫(huà)出 NOT,NAND,NOR 的符號(hào)，真值表，還有 transistor level 的電路。（ Infineon 筆 試） 畫(huà)出 CMOS的圖，畫(huà)出 towtoone mux gate。（威盛 VIA 上海筆試試題） 3 用一個(gè)二選一 mux 和一個(gè) inv 實(shí)現(xiàn)異或。（飛利浦－大唐筆試） 3畫(huà)出 Y=A*B+C 的 cmos電路圖。（科廣試題） 3用邏輯們和 cmos電路實(shí)現(xiàn) ab+cd。（飛利浦－大唐筆試） 3畫(huà)出 CMOS電路的晶體管級(jí)電路圖，實(shí)現(xiàn) Y=A*B+C(D+E)。（仕蘭微電子） 3利用 4 選 1 實(shí)現(xiàn) F(x,y,z)=xz+yz’。（未知） 3給一個(gè)表達(dá)式 f=xxxx+xxxx+xxxxx+xxxx 用最少數(shù)量的與非門(mén)實(shí)現(xiàn)（實(shí)際上就是化 簡(jiǎn)）。 3給出一個(gè)簡(jiǎn)單的由多個(gè) NOT,NAND,NOR 組成的原 理圖，根據(jù)輸入波形畫(huà)出各點(diǎn)波形。 （ Infineon 筆試） 3為了實(shí)現(xiàn)邏輯（ A XOR B） OR （ C AND D），請(qǐng)選用以下邏輯中的一種，并說(shuō)明為什 么？ 1） INV 2） AND 3） OR 4） NAND 5） NOR 6） XOR 答案：NAND（未知） 3用與非門(mén)等設(shè)計(jì)全加法器。（華為） 給出兩個(gè)門(mén)電路讓你分析異同。（華為） 4用簡(jiǎn)單電路實(shí)現(xiàn)，當(dāng) A 為輸入時(shí)，輸出 B 波形為?（仕蘭微電子） 4 A,B,C,D,E 進(jìn)行投票，多數(shù)服從少數(shù)，輸出是 F（也就是如果 A,B,C,D,E 中 1 的個(gè)數(shù)比 0 多，那么 F 輸出為 1，否則 F 為 0），用與非門(mén)實(shí)現(xiàn)，輸入數(shù)目沒(méi)有限制。（未知） 4用波形表示 D 觸發(fā)器的功能。（揚(yáng)智電子筆試） 4用傳輸門(mén)和倒向器搭一個(gè)邊沿觸發(fā)器。（揚(yáng)智電子筆試） 4用邏輯們畫(huà)出 D 觸發(fā)器。（威盛 VIA 上海筆試試題） 4畫(huà)出 DFF的結(jié)構(gòu)圖 ,用 verilog 實(shí)現(xiàn)之。（威盛） 4畫(huà)出一種 CMOS 的 D 鎖存器的電路圖和版圖。（未知） 4 D 觸發(fā)器和 D 鎖存器的區(qū)別。（新太硬件面試） 4簡(jiǎn)述 latch 和 filp
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