【文章內(nèi)容簡介】 題目用verilog實現(xiàn)（不過這個狀態(tài)機畫的實在比較差，很容易誤解的）。（威盛VIA 上海筆試試題）6描述一個交通信號燈的設計。（仕蘭微電子）70、畫狀態(tài)機，接受1，2，5分錢的賣報機，每份報紙5分錢。（揚智電子筆試）7設計一個自動售貨機系統(tǒng)，賣soda水的，只能投進三種硬幣，要正確的找回錢數(shù)。 （1）畫出fsm（有限狀態(tài)機）；（2）用verilog編程，語法要符合fpga設計的要求。（未知）7設計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1）畫出fsm（有限狀態(tài)機）；（2）用verilog編程，語法要符合fpga設計的要求；（3）設計工程中可使用的工具及設計大致過程。（未知）7畫出可以檢測10010串的狀態(tài)圖,并verilog實現(xiàn)之。（威盛）7用FSM實現(xiàn)101101的序列檢測模塊。（南山之橋）a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0。例如a： 0001100110110100100110 b： 0000000000100100000000 請畫出state machine；請用RTL描述其state machine。（未知）7用verilog/vddl檢測stream中的特定字符串（分狀態(tài)用狀態(tài)機寫）。（飛利浦－大唐筆試）7用verilog/vhdl寫一個fifo控制器(包括空，滿，半滿信號)。（飛利浦－大唐筆試）reg[N1:0] memory[0:M－1]。 定義FIFO為N位字長容量M八個always模塊實現(xiàn)，兩個用于讀寫FIFO，兩個用于產(chǎn)生頭地址head和尾地址tail，一個產(chǎn)生counter計數(shù)，剩下三個根據(jù)counter的值產(chǎn)生空，滿，半滿信號產(chǎn)生空，滿，半滿信號7現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx，其中，x為4位二進制整數(shù)輸入信號。y為二進制小數(shù)輸出，要求保留兩位小數(shù)。電源電壓為3~5v假設公司接到該項目后，交由你來負責該產(chǎn)品的設計，試討論該產(chǎn)品的設計全程。（仕蘭微電子）7sram，flash memory，及dram的區(qū)別？（新太硬件面試）sram：靜態(tài)隨機存儲器，存取速度快，但容量小，掉電后數(shù)據(jù)會丟失，不像DRAM 需要不停的REFRESH，制造成本較高，通常用來作為快取(CACHE) 記憶體使用flash：閃存，存取速度慢，容量大，掉電后數(shù)據(jù)不會丟失dram：動態(tài)隨機存儲器，必須不斷的重新的加強(REFRESHED) 電位差量，否則電位差將降低至無法有足夠的能量表現(xiàn)每一個記憶單位處于何種狀態(tài)。價格比sram便宜，但訪問速度較慢，耗電量較大，常用作計算機的內(nèi)存使用。7給出單管DRAM的原理圖(西電版《數(shù)字電子技術基礎》作者楊頌華、馮毛官205頁圖9－14b)，問你有什么辦法提高refresh time，總共有5個問題，記不起來了。（降低溫度，增大電容存儲容量）（Infineon筆試）80、Please draw schematic of a mon SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control? （威盛筆試題circuit ）8名詞:sram,ssram,sdram名詞IRQ,BIOS,USB,VHDL,SDRIRQ: Interrupt ReQuestBIOS: Basic Input Output SystemUSB: Universal Serial BusVHDL: VHIC Hardware Description LanguageSDR: Single Data Rate　　壓控振蕩器的英文縮寫(VCO)。　　動態(tài)隨機存儲器的英文縮寫(DRAM)。名詞解釋，比如PCI、ECC、DDR、interrupt、pipeline、IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器) RAM (動態(tài)隨機存儲器)，F(xiàn)IR IIR DFT(離散傅立葉變換)或者是中文的，比如： PCI：Peripheral Component Interconnect（PCI），DDR：DoubleDataRateECC：Error Checking and Correcting1基爾霍夫定理的內(nèi)容是什么？（仕蘭微電子） 基爾霍夫電流定律是一個電荷守恒定律,即在一個電路中流入一個節(jié)點的電荷與流出同一個節(jié)點的電荷相等.基爾霍夫電壓定律是一個能量守恒定律,即在一個回路中回路電壓之和為零.平板電容公式(C=εS/4πkd)。（未知） 最基本的如三極管曲線特性。（未知） 描述反饋電路的概念，列舉他們的應用。（仕蘭微電子） 負反饋種類（電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋）；負反饋的優(yōu)點（降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非 線性失真，有效地擴展放大器的通頻帶，自動調(diào)節(jié)作用）（未知） 放大電路的頻率補償?shù)哪康氖鞘裁?，有哪些方法？（仕蘭微電子） 頻率響應，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個方法。（未知） 給出一個查分運放，如何相位補償，并畫補償后的波特圖。（凹凸） 基本放大電路種類（電壓放大器，電流放大器，互導放大器和互阻放大器），優(yōu)缺點，特別是廣泛采用差分結構的原因。（未知） 給出一差分電路，告訴其輸出電壓Y 和Y,求共模分量和差模分量。（未知） 1畫差放的兩個輸入管。（凹凸） 1畫出由運放構成加法、減法、微分、積分運算的電路原理圖。并畫出一個晶體管級的 運放電路。（仕蘭微電子） 1用運算放大器組成一個10倍的放大器。（未知） 1給出一個簡單電路，讓你分析輸出電壓的特性（就是個積分電路），并求輸出端某點 的rise/fall時間。(Infineon筆試試題) 1電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電壓，要求制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾波器。當RCq,還有 clock的delay,寫出決定最大時鐘的因素，同時給出表達式。（威盛VIA 上海筆試試題） 1說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。（威盛VIA 上海筆試試題） 1一個四級的Mux,其中第二級信號為關鍵信號 如何改善timing。（ 上海筆試試題） 給出一個門級的圖，又給了各個門的傳輸延時，問關鍵路徑是什么，還問給出輸入，使得輸出依賴于關鍵路徑。（未知） 2邏輯方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu)點），全加器等等。（未知） 2卡諾圖寫出邏輯表達使。（威盛VIA 上海筆試試題） 2化簡F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛） 2please show the CMOS inverter schmatic,layout and its cross sectionwith Pwell its transfer curve (VoutVin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛筆試題circuit ） 2To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 2為什么一個標準的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子） 2用mos管搭出一個二輸入與非門。（揚智電子筆試） 2please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（威盛筆試題circuit ） 2畫出NOT,NAND,NOR的符號，真值表，還有transistor level的電路。（Infineon筆試） 畫出CMOS的圖，畫出towtoone mux gate。（威盛VIA 上海筆試試題） 3用一個二選一mux和一個inv實現(xiàn)異或。（飛利浦－大唐筆試） 3畫出Y=A*B C的cmos電路圖。（科廣試題） 3用邏輯們和cmos電路實現(xiàn)ab cd。（飛利浦－大唐筆試） 3畫出CMOS電路的晶體管級電路圖，實現(xiàn)Y=A*B C(D E)。（仕蘭微電子） 3利用4選1實現(xiàn)F(x,y,z)=xz yz’。（未知） 3給一個表達式f=xxxx xxxx xxxxx xxxx用最少數(shù)量的與非門實現(xiàn)（實際上就是化簡）。 3給出一個簡單的由多個NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫出各點波形。（Infineon筆試） 3為了實現(xiàn)邏輯（A XOR B）OR （C AND D），請選用以下邏輯中的一種，并說明為什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知） 3用與非門等設計全加法器。（華為） 給出兩個門電路讓你分析異同。（華為） 4用簡單電路實現(xiàn)，當A為輸入時，輸出B波形為…（仕蘭微電子） 4A,B,C,D,E進行投票，多數(shù)服從少數(shù)，輸出是F（也就是如果A,B,C,D,E中1的個數(shù)比0 多，那么F輸出為1，否則F為0），用與非門實現(xiàn)，輸入數(shù)目沒有限制。（未知） 4用波形表示D觸發(fā)器的功能。（揚智電子筆試） 4用傳輸門和倒向器搭一個邊沿觸發(fā)器。（揚智電子筆試） 4用邏輯們畫出D觸發(fā)器。（威盛VIA 上海筆試試題） 4畫出DFF的結構圖,用verilog實現(xiàn)之。（威盛） 4畫出一種CMOS的D鎖存器的電路圖和版圖。（未知） 4D觸發(fā)器和D鎖存器的區(qū)別。（新太硬件面試） 4簡述latch和filpflop的異同。（未知） 50、LATCH和DFF的概念和區(qū)別。（未知） 5latch與register的區(qū)別,。（南山之橋） 5（華為） 5請畫出用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？（漢王筆試） 5怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試） 5How many flipflop circuits are needed to divide by 16? (Intel) 16分頻？5用filpflop和logicgate設計一個1位加法器，輸入carryin和currentstage，輸出carryout和nextstage. （未知） 5用D觸發(fā)器做個4進制的計數(shù)。（華為） 5實現(xiàn)N位Johnson Counter,N=5。（南山之橋） 5用你熟悉的設計方式設計一個可預置初值的7進制循環(huán)計數(shù)器，15進制的呢？（仕蘭微電子） 60、數(shù)字電路設計當然必問Verilog/VHDL，如設計計數(shù)器。（未知） 6BLOCKING NONBLOCKING 賦值的區(qū)別。（南山之橋） 6寫異步D觸發(fā)器的verilog module。（揚智電子筆試） module dff8(clk , reset, d, q)。 input clk。