【文章內容簡介】 的概念和區(qū)別。（未知）5latch與register的區(qū)別,。（南山之橋）5（華為）5請畫出用D觸發(fā)器實現2倍分頻的邏輯電路？（漢王筆試）5怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試）5How many flipflop circuits are needed to divide by 16? (Intel) 16分頻？5用filpflop和logicgate設計一個1位加法器，輸入carryin和currentstage，輸出carryout和nextstage. （未知）5用D觸發(fā)器做個4進制的計數。（華為）5實現N位Johnson Counter,N=5。（南山之橋）5用你熟悉的設計方式設計一個可預置初值的7進制循環(huán)計數器，15進制的呢？（仕蘭微電子）60、數字電路設計當然必問Verilog/VHDL，如設計計數器。（未知）6BLOCKING NONBLOCKING 賦值的區(qū)別。（南山之橋）6請用HDL描述四位的全加法器、5分頻電路。（仕蘭微電子）6用VERILOG或VHDL寫一段代碼，實現10進制計數器。（未知）6用VERILOG或VHDL寫一段代碼，實現消除一個glitch。（未知）6一個狀態(tài)機的題目用verilog實現（不過這個狀態(tài)機畫的實在比較差，很容易誤解的）。（威盛VIA 上海筆試試題）6描述一個交通信號燈的設計。（仕蘭微電子）70、畫狀態(tài)機，接受1，2，5分錢的賣報機，每份報紙5分錢。（揚智電子筆試）7設計一個自動售貨機系統(tǒng)，賣soda水的，只能投進三種硬幣，要正確的找回錢數。 （1）畫出fsm（有限狀態(tài)機）；（2）用verilog編程，語法要符合fpga設計的要求。（未知）7設計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1）畫出fsm（有限狀態(tài)機）；（2）用verilog編程，語法要符合fpga設計的要求；（3）設計工程中可使用的工具及設計大致過程。（未知）7畫出可以檢測10010串的狀態(tài)圖,并verilog實現之。（威盛）7用FSM實現101101的序列檢測模塊。（南山之橋）a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0。例如a： 0001100110110100100110 b： 0000000000100100000000 請畫出state machine；請用RTL描述其state machine。（未知）7sram，falsh memory，及dram的區(qū)別？（新太硬件面試）7給出單管DRAM的原理圖(西電版《數字電子技術基礎》作者楊頌華、馮毛官205頁圖9－14b)，問你有什么辦法提高refresh time，總共有5個問題，記不起來了。（降低溫度，增大電容存儲容量）（Infineon筆試）8名詞:sram,ssram,sdram名詞IRQ,BIOS,USB,VHDL,SDRIRQ: Interrupt ReQuestBIOS: Basic Input Output SystemUSB: Universal Serial BusVHDL: VHIC Hardware Description LanguageSDR: Single Data Rate壓控振蕩器的英文縮寫(VCO)。動態(tài)隨機存儲器的英文縮寫(DRAM)。名詞解釋，無聊的外文縮寫罷了，比如PCI、ECC、DDR、interrupt、pipeline、IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器) RAM (動態(tài)隨機存儲器)，FIR IIR DFT(離散傅立葉變換)或者是中文的，比如： 什么叫做OTP片(OTP（一次性可編程）)、掩膜片，兩者的區(qū)別何在？（仕蘭微面試題目）OTP與掩膜 OTP是一次性寫入的單片機。過去認為一個單片機產品的成熟是以投產掩膜型單片機為標志的。由于掩膜需要一定的生產周期，而OTP型單片機價格不斷下降，使得近年來直接使用OTP完成最終產品制造更為流行。它較之掩膜具有生產周期短、風險小的特點。近年來，OTP型單片機需量大幅度上揚，為適應這種需求許多單片機都采用了在片編程技術(In System Programming)。未編程的OTP芯片可采用裸片Bonding技術或表面貼技術，先焊在印刷板上，然后通過單片機上引出的編程線、串行數據、時鐘線等對單片機編程。解決了批量寫OTP 芯片時容易出現的芯片與寫入器接觸不好的問題。使OTP的裸片得以廣泛使用，降低了產品的成本。編程線與I/O線共用，不增加單片機的額外引腳。而一些生產廠商推出的單片機不再有掩膜型，全部為有ISP功能的OTP。你知道的集成電路設計的表達方式有哪幾種？（仕蘭微面試題目）描述你對集成電路設計流程的認識。（仕蘭微面試題目）一般來說asic和fpga/cpld沒有關系！fpga是我們在小批量或者實驗中采用的，生活中的電子器件上很少見到的。而asic是通過掩膜得到的，它是不可被修改的。至于流程，應該是前端、綜合、仿真、后端、檢查、加工、測試、封裝。簡述FPGA等可編程邏輯器件設計流程。（仕蘭微面試題目）通常可將FPGA/CPLD設計流程歸納為以下7個步驟，這與ASIC設計有相似之處。在傳統(tǒng)設計中，設計人員是應用傳統(tǒng)的原理圖輸入方法來開始設計的。自90年代初， Verilog、VHDL、AHDL等硬件描述語言的輸入方法在大規(guī)模設計中得到了廣泛應用。（功能仿真）。設計的電路必須在布局布線前驗證電路功能是否有效。（ASCI設計中，這一步驟稱為第一次Signoff）PLD設計中，有時跳過這一步。 。設計輸入之后就有一個從高層次系統(tǒng)行為設計向門級邏輯電路設轉化翻譯過程，即把設計輸入的某種或某幾種數據格式(網表)轉化為軟件可識別的某種數據格式(網表)。 。對于上述綜合生成的網表，根據布爾方程功能等效的原則，用更小更快的綜合結果代替一些復雜的單元，并與指定的庫映射生成新的網表，這是減小電路規(guī)模的一條必由之路。 。在PLD設計中，35步可以用PLD廠家提供的開發(fā)軟件（如 Maxplus2）自動一次完成。 （時序仿真）需要利用在布局布線中獲得的精確參數再次驗證電路的時序。（ASCI設計中，這一步驟稱為第二次Sign—off）。 。布線和后仿真完成之后，就可以開始ASCI或PLD芯片的投產IC設計前端到后端的流程和eda工具。（未知）邏輯設計子功能分解詳細時序框圖分塊邏輯仿真電路設計(RTL級描述)功能仿真綜合(加時序約束和設計庫)電路網表網表仿真)預布局布線(SDF文件)網表仿真(帶延時文件)靜態(tài)時序分析布局布線參數提取SDF文件后仿真靜態(tài)時序分析測試向量生成工藝設計與生產芯片測試芯片應用，在驗證過程中出現的時序收斂，功耗，面積問題，應返回前端的代碼輸入進行重新修改，再仿真，再綜合，再驗證，一般都要反復好幾次才能最后送去foundry廠流片。Asic的design flow（設計流程）。（威盛VIA 上海筆試試題）()1集成電路前段設計流程，寫出相關的工具。（揚智電子筆試）先介紹下IC開發(fā)流程：1.）代碼輸入（design input)用vhdl或者是verilog語言來完成器件的功能描述，生成hdl代碼語言輸入工具：SUMMIT VISUALHDL MENTOR RENIOR圖形輸入: poser(cadence)。 viewlogic (viewdraw)2.）電路仿真（circuit simulation)將vhd代碼進行先前邏輯仿真，驗證功能描述是否正確數字電路仿真工具： Verolog： CADENCE VeroligXL SYNOPSYS VCS MENTOR Modlesim VHDL : CADENCE NCvhdl SYNOPSYS VSS MENTOR Modlesim模擬電路仿真工具： ***ANTI HSpice pspice，spectre micro microwave: eesoft : hp3.）邏輯綜合（synthesis tools) 邏輯綜合工具可以將設計思想vhd代碼轉化成對應一定工藝手段的門級電路；將初級仿真中所沒有考慮的門沿（gates delay）反標到生成的門級網表中,返回電路仿真階段進行再仿真。最終仿真結果生成的網表稱為物理網表。1請簡述一下設計后端的整個流程？（仕蘭微面試題目）1是否接觸過自動布局布線？請說出一兩種工具軟件。自動布局布線需要哪些基本元素？（仕蘭微面試題目）Protel Protel99是基于W